[发明专利]一种高速多通道快视图像电路

权利要求书

1.一种高速多通道快视图像电路，其特征在于，包括：FPGA芯片，高速收发器，Camera Link数据发送电路；FPGA芯片包括发送模块、接收模块、控制模块、数据合成模块；

FPGA的控制模块产生同步字符、帧头、帧尾以及控制信号，并根据同步字符、帧头、帧尾建立收发有效链路；同时FPGA的控制模块，产生高速收发器能够识别的COMMA字符序列，当高速收发器通过扫描搜索COMMA字符序列，以实现数据的对齐功能；

FPGA的发送模块负责在高速多通道快视图像电路上电或复位后，高速多通道快视图像电路处于失步状态下的1ms内，FPGA的发送模块，首先向高速收发器发送同步字符,发送同步字符1ms后，高速收发器接收到同步字符后，即完成数据链路连接，FPGA的发送模块开始向高速收发器发送数据帧；在每一帧数据发送结束后和下一帧数据发送前，FPGA的发送模块向高速收发器同时发送同步字符，使高速收发器能够通过检测数据类型，舍弃帧头、帧尾和同步字符；

FPGA的接收模块负责在高速多通道快视图像电路上电或者复位后，高速多通道快视图像电路处于失步状态下，FPGA的接收模块，首先检测从高速收发器接收到的数据同步字符，检测到后FPGA的接收模块向高速收发器发送80个连续的同步应答字符和组合码，保证数据链路连接，使链路处于同步状态中；

高速收发器，在数据链路连接后，接收和发送外部的串行图像数据，当高速收发器作为发送器时，基于FPGA的发送模块产生的参考时钟TXCLK锁定，并将串行图像数据转换成16位并行图像数据，实时串行送至FPGA的发送模块，输入FPGA的发送模块的16位并行图像数据，按照8B/10B编码格式在FPGA的发送模块内部变成20bit图像数据；输入FPGA的发送模块的16位并行图像数据的传输速率是以20倍参考时钟TXCLK的频率；

当高速收发器作为接收器时,对FPGA的外部写入接收模块的串行数据进行串并转换得到20bit的并行数据，将20bit的并行数据的速率同步到FPGA的接收模块产生的恢复时钟RXCLK的频率，再使用8B/10B解码格式将20bit的并行数据解码为16位的原始数据送至外部；

FPGA的数据合成模块，将发送模块中的20bit图像数据，转换成28位的数据，同时产生数据行有效位、列有效位和数据伴随时钟；

Camera Link数据发送电路，接收FPGA的数据合成模块发送的图像数据，通过电压转换、检测数据行有效位、列有效位和数据伴随时钟，完成Camera Link数据合成，转换成为符合Camera Link协议的低压差分信号LVDS传输出去。