[发明专利]一种频率自适应的高速存储系统

说明书

技术领域

本发明涉及系统芯片(SoC)的存储系统领域，尤其涉及一种高速存储系统。

背景技术

目前，随着集成电路制造工艺的进步，片上系统芯片(SoC:System on Chip)成为驱动嵌入式产品多样化发展的源动力，同时移动设备的日趋普及也对SoC的性能和功耗提出了更高的要求。特别是在便携式可穿戴设备盛行的今天，SoC性能和功耗之间的平衡显得尤为重要。存储系统在SoC中至关重要，常常成为制约SoC性能和功耗的瓶颈。

系统在运行时，针对不同应用和同一应用在不同时刻，运行负载均可能不同，对存储器的带宽需求也会随着时间不断变化。当系统需要频繁访问存储器时，会造成存储系统端口竞争而降低系统性能。为了解决这一问题，现有的存储系统常常支持多个从设备接口，将内部的存储模块分成多个支持并行访问的子块(Bank)，这样当系统访问存储器不同Bank时冲突就能避免，提高吞吐量。但与传统的单个Bank的实现方式相比，这样的实现方式会显著增加存储器面积，同时需要复杂的仲裁逻辑支持。而且当系统对存储器带宽需求降低时，由于存储系统与主设备工作在相同频率下，造成额外的功耗浪费。

发明内容

为了克服已有存储系统无法兼顾低功耗和高性能要求的不足,本发明提供了一种能够根据系统对存储系统的带宽需求自动调节存储器访问频率、使其能在尽量低的功耗下满足系统性能要求的频率自适应的高速存储系统。

本发明解决其技术问题所采用的技术方案是：

一种频率自适应的高速存储系统，所述高速存储系统包括：

多个从设备接口，支持多个主设备同时访问，用于将访问请求发送给控制单元，接收控制单元的响应信息和数据，向主设备返回与请求相应的响应信息和数据；

控制单元，用于接收所述从设备接口的读写访问请求，仲裁并处理访问请求，返回相应的响应信息和数据，将优先级最高的请求发送给存储器并挂起优先级低的请求，自动检测访问冲突，根据所述从设备接口发送的读写访问请求，实时监测存储器端口访问的冲突情况，将这种冲突情况发送给频率比调整单元；

频率比调整单元，用于根据所述控制单元发送的冲突情况，由存储器系统外部输入时钟分频得到存储系统时钟，使存储系统时钟和主设备时钟达到设定的频率比，同时产生时钟同步信号，发送给同步单元；

同步单元，用于根据所述频率比调整单元产生的时钟同步信号，将所述主设备发送的访问请求转换为存储系统时钟域的访问请求信号，将所述存储系统返回的数据或响应信息转换为主设备时钟域的信号。

进一步，所述控制单元包含一个冲突检测器和一个仲裁器，其中，所述冲突检测器，根据所述从设备接口发送的读写访问请求，实时监测访问冲突情况，将这种冲突情况发送给频率比调整单元；所述仲裁器，同时接收所述多个从设备接口发送的读写访问请求，根据固定优先级将新发起和挂起的请求中优先级最高的请求发送给存储器，并挂起其它请求，当无更高优先级请求需处理情况下，自动发起最高优先级挂起请求。

再进一步，所述频率比调整单元包含一个分频器和一个时钟同步器，其中，

所述分频器包含一个分频计数器、两个比较器和冲突阈值寄存器，所述冲突阈值寄存器用来设置冲突的高低阈值，接收所述控制单元发送的冲突情况，当规定时间内冲突次数超过设定的高阈值时，减少分频计数器的阈值，即提高存储系统时钟频率，反之，当冲突次数小于设定的低阈值时，增大分频计数器的阈值，即降低存储系统时钟频率，支持存储系统时钟和主设备时钟的频率比为N:1，N为整数；

所述时钟同步器包含一个计数器和比较器，使用所述存储系统时钟和主设备时钟的频率比N:1，利用所述分频器生成的存储系统时钟，通过计数器值的变化来产生时钟同步信号。

设定Q为分频计数器的阈值，此时存储系统外部输入时钟和存储系统时钟的频率比为2Q:1；所述存储系统外部输入时钟是主设备时钟的2M倍，M是固定的整数，M能被Q整除，故而所支持存储系统时钟和主设备时钟的频率比为N:1，N＝M/Q，N为整数。

所述多个从设备接口全部支持AMBA2.0协议。

本发明的有益效果主要表现在：能够根据系统对存储系统的带宽需求自动调节存储器访问频率、使其能在尽量低的功耗下满足系统性能要求。

附图说明

图1是本发明的频率自适应的存储系统的结构图。

图2是控制单元的结构图。

图3是频率比调整单元的结构图。

图4是同步单元的结构图。

具体实施方式