[发明专利]一种基于功耗控制的存储体片上集成结构及其控制方法有效

专利信息
申请号: 201510227459.X 申请日: 2015-05-06
公开(公告)号: CN104851452B 公开(公告)日: 2017-09-29
发明(设计)人: 娄冕;裴茹霞;张洵颖;张丽娜;肖建青;罗敏涛 申请(专利权)人: 中国航天科技集团公司第九研究院第七七一研究所
主分类号: G11C11/413 分类号: G11C11/413
代理公司: 西安通大专利代理有限责任公司61200 代理人: 徐文权
地址: 710068 *** 国省代码: 陕西;61
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摘要:
搜索关键词: 一种 基于 功耗 控制 存储 体片上 集成 结构 及其 方法
【权利要求书】:

1.一种基于功耗控制的存储体片上集成结构,其特征在于,包括初级地址译码器及存储器,存储器包括N个子存储体,所述存储器均分为并列的M个分组,所述初级地址译码器的输入端接入总线地址及总线片选信号,初级地址译码器有M个分组片选信号输出端,分别连接上述M个分组的输入端,每个分组的输入端还接有总线地址及总线数据信号,每个分组的分组数据输出信号均连接至第一多路选择器的输入端,且第一多路选择器由初级地址译码器的分组数据输出选择信号控制输出最终数据输出信号。

2.根据权利要求1所述的一种基于功耗控制的存储体片上集成结构,其特征在于,每个分组包括N/M个子存储体以及一个次级地址译码器,次级地址译码器的输入端接入总线地址及分组片选信号,次级地址译码器有N/M个组内子存储体片选信号输出端以及一个组内数据输出选择信号输出端,所述的N/M个组内子存储体片选信号输出端分别与N/M个子存储体的片选输入端相连,每个分组还包括一个地址时序保持单元及数据时序保持单元,所述地址时序保持单元的输入端接入总线地址及分组片选信号,地址时序保持单元有N/M个组内子存储体地址信号输出端,分别与N/M个子存储体的地址输入端相连,所述数据时序保持单元的输入端接入总线数据信号及分组片选信号,数据时序保持单元有N/M个组内子存储体数据信号输出端,分别与N/M个子存储体的数据输入端相连,每个分组的N/M个子存储体的输出端均连接至第二多路选择器的输入端,且第二多路选择器由次级地址译码器的组内数据输出选择信号控制输出分组数据输出信号。

3.一种基于功耗控制的存储体片上集成结构的控制方法,其特征在于,包括以下步骤:

步骤一:将存储器分为M个分组,存储器有N个子存储体,即每个分组包括N/M个子存储体;

步骤二:在总线片选信号的控制下,将总线地址进行选择性译码得到M个分组片选信号;

步骤三:在分组片选信号的控制下,将总线地址进行选择性译码得到N/M个组内子存储体片选信号,同时,在分组片选信号的控制下,将总线地址与总线数据通过地址时序保持逻辑与数据时序保持逻辑得到各个子存储体的地址与数据信号;

步骤四:在组内子存储体片选信号的控制下,各个子存储体输出数据,然后各个子存储体的输出数据经选择性得到分组数据输出信号;

步骤五:各个分组数据输出信号经选择性得到最终数据输出信号。

4.根据权利要求3所述的一种基于功耗控制的存储体片上集成结构的控制方法,其特征在于,步骤二中仅对总线地址的高logM位进行译码,所以同一时刻仅有一个分组的片选信号有效,其余分组处于静态模式。

5.根据权利要求3所述的一种基于功耗控制的存储体片上集成结构的控制方法,其特征在于,步骤三中仅对总线地址的低log(N/M)位进行译码,所以同一时刻仅有一个组内子存储体片选信号有效,其余子存储体处于空闲模式。

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