[发明专利]一种半导体装置和具有用以传送信号的输出节点的电路

权利要求书

1.一种具有用以传送信号的输出节点的电路，其特征在于，该电路包含：

一第一上拉驱动器，具有一耦接至一第一参考电压的第一终端以及一耦接至一输出节点的第二终端，其中该第一上拉驱动器包含具有一第一本体电压节点的一上拉晶体管，其中当该上拉晶体管被开启时，一上拉路径形成于该第一终端至该第二终端之间；

一第一下拉驱动器，具有一耦接至该输出节点的第三终端以及一耦接至一第二参考电压的第四终端，其中该第一下拉驱动器包含具有一第二本体电压节点的一下拉晶体管，其中当该下拉晶体管被开启时，一下拉路径形成于该第三终端至该第四终端之间；以及

一第一可调偏压产生器，分别用于产生一第一偏压至该第一本体电压节点以及一第二偏压至该第二本体电压节点，以使该上拉路径的一第一阻抗和该下拉路径的一第二组抗实质相同，以减少信号的传输耗损。

2.根据权利要求1所述的电路，其特征在于，该第一偏压以及该第二偏压分别被调整，以补偿该第一阻抗及该第二阻抗的PVT变化量。

3.根据权利要求1所述的电路，其特征在于，该上拉晶体管为一PMOS晶体管，该下拉晶体管为一NMOS晶体管。

4.根据权利要求1所述的电路，其特征在于，还包含一校准单元，用以控制该第一可调偏压产生器以产生该第一偏压以及该第二偏压，以使该第一阻抗及该第二阻抗分别与一参考电阻的阻抗实质相同。

5.根据权利要求4所述的电路，其特征在于，该校准单元包含一第二上拉驱动器、一第三上拉驱动器、一第二下拉驱动器和一校准控制单元，其中该第二上拉驱动器在一第一侦测节点与该第二下拉驱动器串联，且该第三上拉驱动器在一第二侦测节点与该参考电阻串联，其中该校准控制单元侦测该第一侦测节点和第二侦测节点的电压，以产生该第一偏压及该第二偏压。

6.根据权利要求5所述的电路，其特征在于，该校准单元还包括一第二可调偏压产生器，其中，该校准控制单元侦测该第一侦测节点和第二侦测节点的电压，以产生一阻抗校准代码以设定该第二可调偏压产生器，以使得该第二上拉驱动器及该第二下拉驱动器分别与该参考电阻的阻抗实质相同，该阻抗校准代码被传送至该第一可调偏压产生器，以产生该第一偏压及该第二偏压。

7.根据权利要求6所述的电路，其特征在于，该第一可调偏压产生器被嵌入于一电源垫或接地垫的电路中。

8.一种半导体装置，其特征在于，包括：多个IO垫，其中，每个IO垫包括一如权利要求1所述的电路。

9.一种半导体装置，其特征在于，包括：

多个垫组，其中每个垫组包括一电源垫或一接地垫以及多个IO垫，其中一第一可调偏压产生器被嵌入于每个垫组垫的电源垫或接地垫的电路中，并且每个IO垫具有一第一上拉驱动器及一第一下拉驱动器；以及

一校准单元，用以产生对应于一参考电阻的阻抗校准代码，并通过一个偏压控制总线传送该阻抗校准码至该多个第一可调偏压产生器；

其中，每一组垫的该第一可调偏压产生器根据该阻抗校准代码分别产生一偏压至该IO垫的该第一上拉驱动器及该第一下拉驱动器以分别设定其阻抗。

10.根据权利要求9所述的半导体装置，其特征在于，该第一上拉驱动器包括具有一第一本体电压节点的一上拉晶体管，该第一下拉驱动器包括具有一第二本体电压节点的一下拉晶体管，其中该第一可调偏压产生器根据该阻抗校准码产生一第一偏压至该第一本体电压节点以及一第二偏压至该第二本体电压节点。

11.根据权利要求10所述的半导体装置，其特征在于，该上拉晶体管为PMOS晶体管，该下拉晶体管为NMOS晶体管。

12.根据权利要求10所述的半导体装置，其特征在于，该校准单元包含一第二上拉驱动器、一第三上拉驱动器、一第二下拉驱动器、一第二可调偏压产生器和一校准控制单元，其中该第二上拉驱动器在一第一侦测节点与该第二下拉驱动器串联，且该第三上拉驱动器在一第二侦测节点与该参考电阻串联，其中该校准控制单元侦测该第一侦测节点和第二侦测节点的电压，以产生该第一偏压及该第二偏压。

13.根据权利要求10所述的半导体装置，其特征在于，该第一偏压以及该第二偏压分别被调整，以补偿该第一阻抗及该第二阻抗的PVT变化量。