[发明专利]通过串行并行总线相互转换以减少线缆数量的方法

说明书

技术领域

本发明属于电子电路技术领域，主要应用于对体积、装配可靠性要求较高的便携式电子产品，涉及一种通过可编程逻辑语言实现串行并行总线转换，从而减少电路模块间线缆根数的方法。

背景技术

对于一些带有视频显示或者视频采集系统的便携式产品，其电路内部常带有高速并行总线，比如视频方面的RGB、BT.1120总线，电路印制板间常采用FPC(Flexible Printed Circuit board)柔性板或者普通导线连接，所需线缆根数较多，通常在30根以上。部分便携设备的按键开关、旋钮操作键较多，或因结构限制导致分成多块电路印制板，各印制板的信号通过多个线缆相连，导致设备内部的线缆数量较多。对于带有旋转功能的部件，比如可旋转的LCD显示屏，使用FPC线会带来不易穿过旋转部件、多次旋转容易损坏的缺点。FPC线缆在生产装配时难以准确检测是否装配到位，在运输、使用过程中经受多次振动时，一旦装配不到位较易出现接触不良现象。有经验的工程师可知，电子设备EMC设计难点主要有两点：一是设备的各个外部端口防护；二是设备内部各线缆的EMI设计，过多的内部线缆给EMC设计带来很大挑战。

发明内容

本发明是一种针对各低速信号进行并行转串行处理，转换成高速串行差分信号来传输，从而减少线缆根数，降低结构设计难度和产品体积，并可降低EMC设计难度。

为了达到上述目的，本发明设计一种通过串行并行总线相互转换以减少线缆数量的方法，采用一颗CPLD或FPGA可编程逻辑芯片，且芯片内部带有DLL（delay-locked loop）和DDR（Double Data Rate）功能，以及芯片的管脚速率和系统时钟频率应至少是所有低速信号2倍以上。各类低速总线信号、各类低速信号送入至可编程逻辑芯片，其随路同步时钟或其他时钟也送入至可编程逻辑芯片。FIFO存储单元用于串并转换时数据缓存用。DDR采样单元用于低速信号在时钟的上升沿、下降沿同时采样，从而降低可编程逻辑芯片内部系统时钟频率2倍，降低了对芯片内的系统时钟频率要求。DLL时钟倍频单元的倍频数根据低速信号最高频率、串行总线每周期的bit数、参考时钟频率决定，计算公式如下：

最小倍频数=低速信号最高频率*串行总线每周期bit数/输入时钟频率

DLL时钟分频单元分频数和倍频数相同，输出和串行数据相位固定的随路时钟，串行总线在每个随路时钟周期内来传输并行信号的数据。

对于串行转并行功能实现方法，串行数据和随路时钟输入至可编程逻辑芯片中，DLL时钟倍频单元倍频数和并串转换中的DLL相同，DLL输出的倍频时钟分别送入DDR采样单元1和FIFO存储单元2，倍频时钟在随路时钟每个周期内依次取出各个并行信号的数据，从而实现串行转并行功能，如果低速总线需要提供同步随路时钟，则可通过DLL时钟分频单元来产生。

其中所述的串行信号采用差分电平。

本发明选用内部集成DLL功能的可编程逻辑芯片，可减少外围器件数量，电路集成度更高；选用内部集成DDR功能的可编程逻辑芯片，可编程芯片内系统时钟频率可降低2倍，降低了可编程芯片的性能要求，或者可处理更高速率的并行信号。

本发明电路设计方案中，串行信号采用差分电平，例如LVDS电平、CML电平、LVPECL电平等，物理上采用细同轴线缆，一是可保证信号完整性，二是可提升EMC效果。细同轴线缆端子选用带有锁扣装置的类型，在装配时锁扣到单板连接器上，以提升产品振动条件下的可靠性。

综上所述，本发明具有以下特点：

1.本发明给出一种串并转换、并串转换的实现方法;

2.本发明采用一颗可编程逻辑芯片,特别地使用带有DDR和DLL功能的芯片，并使用上述功能来实现串并转换、并串转换功能。

本发明采用带有DLL和DDR单元的可编程逻辑芯片来进行串并转换、并串转换，无需软件来处理各种低速总线协议，大幅减少了各电路模块间相连的线缆根数。采用差分信号和细同轴线缆有利于EMC设计。本发明尤其适用于电路模块间线缆数量较多，且带有部分较高速率总线的便携式产品，并对装配难度、体积轻巧和EMC等级要求较高的产品。

附图说明

图1是本发明实施例并串转换示意图。

图2是本发明实施例并串转换时序图。

图3是本发明实施例串并转换示意图。

图4是本发明实施例串并相互转换示意图。

具体实施方式

下面通过实施例结合附图对本发明作进一步的描述。

实施例1。