[发明专利]一种高速串行芯片误码率测试系统及实现方法

权利要求书

1.一种高速串行芯片误码率测试系统，其特征在于，包括，

被测板，载有待测试的高速串行芯片；

控制模块，与被测板连接，用于计时并完成系统误码率测试的中断控制；

误码率测试模块，与被测板连接，用于测试被测板的误码率；

时钟锁相模块，连接控制模块、被测板和误码率测试模块，用于接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；

上位机，与误码率测试模块连接，用于设置测试模式并显示测试结果。

2.根据权利要求1所述的高速串行芯片误码率测试系统，其特征在于，误码率测试模块包括：

模式选择模块，接受上位机设置的测试模式，发送给测试数据生成模块；

测试数据生成模块，生成伪随机码作为测试数据，发送给数据发送模块；

数据发送模块，将生成的伪随机码转换为适用于高速串行芯片的格式发送到被测板，由被测板的高速串行芯片处理；

复位模块，将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试数据生成模块；

多个单通道误码率测试模块，与被测板连接，每个单通道误码率测试模块接收一个高速串行芯片通路的数据，完成该高速串行芯片通路误码率的测试；

结果处理模块，连接单通道误码率测试模块，用于接收数据，统计出所有高速串行芯片通路的误码率值，将测试结果输出给上位机。

3.根据权利要求1所述的高速串行芯片误码率测试系统，其特征在于，单通道误码率测试模块包括，

数据接收模块，将接收到的高速串行芯片格式的串行信号转换为并行数据；

数据缓存模块，接受并行数据，完成数据的时钟域过度和数据存储；

校对模块，包括16个单Bit数据校对模块和统计模块，用于接收数据缓存模块的数据，由单Bit数据校对模块完成每Bit数据的误码率测试，统计模块完成每个高速串行芯片通路16个Bit数据测试结果的统计，并发往结果处理模块。

4.根据权利要求2所述的高速串行芯片误码率测试系统，其特征在于，上位机设置的测试模式包括无同步模式和接收外同步工作模式，无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信号。

5.一种高速串行芯片误码率测试实现方法，其特征在于，基于权利要求1至4任意一项所述的高速串行芯片误码率测试系统，包括，

S1，将装载有待测试的高速串行芯片的被测板与控制模块、误码率测试模块和时钟锁相模块连接；

S2，上位机设置测试模式，设定测试时钟频率、个数及测试时间，确定被测板中需测试的高速串行芯片通路的数量，对误码率测试模块进行设定；

S3，时钟锁相模块接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；

S4，误码率测试模块接收被测板发来的高速串行芯片格式的数据，进行误码率测试；

S5，控制模块计时并完成系统误码率测试的中断控制；

S6，将测试结果发回上位机。

6.根据权利要求5所述的高速串行芯片误码率测试实现方法，其特征在于，步骤S4之前包括，

S11，上位机控制模式选择模块，模式选择模块设置测试模式为无同步模式或接收外同步工作模式；

S12，复位模块将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试数据生成模块；

S13，测试数据生成模块根据模式选择模块的控制生成相应模式下的测试数据；

S14，数据发送模块将生成的测试数据按照高速串行芯片格式发送给被测板；

S15，被测板接收测试数据，经过内部逻辑后，将数据返回给误码率测试模块。

7.根据权利要求6所述的高速串行芯片误码率测试实现方法，其特征在于，步骤S4包括，

S41，误码率测试模块中的数据接收模块接收高速串行芯片格式的数 据，完成数据的串并转换；

S42，数据缓存模块完成数据本地存储；

S43，缓存后的数据送入校对模块进行误码率测试；

S44，校对模块将测试结果传送给结果处理模块。