[发明专利]相位插值器

说明书

【技术领域】

本发明涉及相位插值器技术领域，特别涉及一种新型的相位插值器，其能够避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高系统的性能与稳定性。

【背景技术】

相位插值器(phase interpolator)可以将周期相同而相位不同的两个周期性的输入信号S1和S2按比例混合产生一个相位介于两者之间的相同周期的输出号。如图1所示的，所述相位插值器100其包括第一时钟选择电路110、第二时钟选择电路120和相位插值电路130。

第一时钟选择电路110的第一输入端输入相位为0的第一时钟信号CLK0，第二输入端输入相位为180的第三时钟信号CLK180，其根据控制信号Sel1选择第一时钟信号CLK0和第三时钟信号CLK180输出作为时钟信号S1。第二时钟选择电路120的第一输入端输入相位为90的第二时钟信号CLK90，第二输入端输入相位为270的第三时钟信号CLK270，其根据控制信号Sel2选择第二时钟信号CLK90和第四时钟信号CLK180输出作为时钟信号S2。第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期相同，相位不同。

所述相位插值电路130的第一输入端接收所述时钟信号S1，第二输入端接收所述时钟信号S2，其根据权重控制信号w将时钟信号S1和S2混合成一个相位介于S1和S2之间的时钟信号Sout。

插值输出的时钟信号Sout的相位的计算公式如下：

其中θ_Sout为时钟信号Sout的相位，θ_S1为时钟信号S1的相位，θ_S2为时钟信号S2的相位，w的取值从0到W。可以看出，通过控制所述权重控制信号w，插值后的时钟信号Sout的相位可以为从θ_S1到θ_S2的任一相位。

图2示意出了两个输入时钟信号S1和S2插值后得到一个输出时钟信号Sout的相位示意图。

结合图3所示，如果希望插值得到相位在0度到90度之间的时钟信号时，第一时钟选择电路110选通第一时钟信号CLK0，第二时钟选择电路120选通第二时钟信号CLK90。如果希望插值得到相位在90度到180度之间的时钟信号时，第一时钟选择电路110选通第三时钟信号CLK180，第二时钟选择电路120选通第二时钟信号CLK90，此时第一时钟选择电路110切换了一次输入的时钟信号，即将第一时钟信号CLK0切换为第三时钟信号CLK180。如果希望插值得到相位在180度到270度之间的时钟信号时，第一时钟选择电路110选通第三时钟信号CLK180，第二时钟选择电路120选通第四时钟信号CLK270，此时第二时钟选择电路120切换了一次输入的时钟信号，即将第二时钟信号CLK90切换为第四时钟信号CLK270。如果希望插值得到相位在270度到0度之间的时钟信号时，第一时钟选择电路110选通第一时钟信号CLK0，第二时钟选择电路120选通第四时钟信号CLK270，此时第一时钟选择电路110切换了一下输入的时钟信号，即将第三时钟信号CLK180切换为第一时钟信号CLK0。

所述相位插值器在输入的时钟信号的切换过程中很可能会导致输出的插值后的时钟信号产生毛刺。如图4所示的，在第三时钟信号CLK180被切换成第一时钟信号CLK0时，插值后的时钟信号会在在切换点处产生毛刺。现有的相位插值器的时钟切换过程中通常会产生毛刺。由于无法避免时钟切换产生的毛刺对相位插值器输出信号的影响，它将严重地损害相位插值的质量。在时钟数据恢复环路的应用中，它会严重降低时钟数据恢复环路的性能，在极端的情况下可能会使环路失锁(unlock)。

因此，有必要提出一种新型的相位插值器，以克服上述问题。

【发明内容】

本发明的目的在于提供一种新型的相位插值器，其能够避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高系统的性能与稳定性。