[发明专利]基于FPGA的高速ADC同步采集系统

说明书

本发明基于FPGA的高速ADC同步采集系统，包括基于FPGA的信号处理平台和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的时钟信号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上，通过基于FPGA的信号处理平台进行后续信号处理；所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路；利用多通道ADC同步技术对不同通道之间的ADC进行同步采样；利用超低抖动同步时钟产生电路产生满足高速ADC信噪比和同步性要求的多路低抖动时钟；采用两级交流耦合的宽频信号调理电路，使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集；同时，电源模块采用低噪声电源设计。

技术领域

该发明属于高速数据采集领域，具体涉及一种基于FPGA的高速同步采集系统。

背景技术

在无线通信及信号接收处理领域中，处理的信号带宽越来越宽，对ADC的采样率要求越来越高，同时对采样系统的SNR(信噪比)、SFDR(无杂散动态范围，用于A/D转换器和D/A转换器的指标)和同步性等性能指标要求日益苛刻。传统的信号采集板的采样率不够高，SNR、SFDR和同步性指标不能满足宽带信号采集处理的要求，尤其是需要对多通道信号同步处理的接收设备相关应用中，传统的信号采集板卡更无法满足当前主流设计要求，因此，迫切需要一种高性能新型采样技术。

本设计提出了一种SNR和SFDR性能高，同步性好的高速同步采样系统，可解决传统采样系统当前无法解决的问题。

发明内容

本发明提供了一种基于FPGA(现场可编程门阵列)的高速同步采集系统，该发明克服了传统数据采集系统的不足，基于超低抖动同步时钟产生电路，配合宽频信号调理电路、高速采集电源设计技术、基于FPGA的信号处理平台等实现了对多路模拟信号同步高速采集，实现了较高的同步性以及SNR和SFDR性能，并且该板卡基于FMC结构设计，具有较广泛的适用性。

本发明的技术方案是：基于FPGA的高速ADC同步采集系统，包括基于FPGA的信号处理平台和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的时钟信号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上，通过基于FPGA的信号处理平台进行后续信号处理；

所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路；利用多通道ADC同步技术对不同通道之间的ADC进行同步采样；利用超低抖动同步时钟产生电路产生满足高速ADC信噪比和同步性要求的多路低抖动时钟；采用两级交流耦合的宽频信号调理电路，使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集；同时，电源模块采用低噪声电源设计及布局布线技术保证高速ADC充分发挥其SNR和SFDR性能。

进一步的，所述基于FPGA的信号处理平台和高速ADC同步采集子板通过标准FMC-HPC接插件连接，进行信号传输。具有较广泛的适用性。

进一步的，所述超低抖动同步时钟产生电路采用时钟产生芯片AD9525，该芯片采用外部VCO方案，能够实现最低30fs的输出时钟抖动。完全满足系统需求。

进一步的，所述时钟产生芯片AD9525输出多路同样的时钟信号，其中一路连接到基于FPGA的信号处理平台上的全局时钟上，用于接收调理ADC的采样数据，其余路一一对应连接高速ADC采集电路作为ADC的采样时钟。

进一步的，多个高速ADC采集电路的输出时钟和数据的同步设计方法如下：首先FPGA对单个ADC的输出时钟和数据相位关系进行校准，校准完成后；再对其他的ADC输出时钟和数据相位关系进行校准，此校准信号要满足采样时钟的建立时间和保持时间与已校准的ADC保持一致，FPGA给出该触发信号后，不同ADC之间的输出时钟和数据相位关系将得到同步。