[发明专利]一种混合型加法器和高效混合型加法器

说明书

技术领域

本发明涉及计算机技术，尤指一种混合型加法器和高效混合型加法器。

背景技术

随着高性能处理器(Central Processing Unit，简称为：CPU)的发展，加法器作为算数逻辑单元(Arithmetic Logical Unit，简称为：ALU)中的核心部件之一，广泛应用与数字信号处理、通信、图像和视频处理中。通常要求加法器的运算在一个周期内完成，随着计算机对CPU芯片的工作频率和数据位宽提出的更高要求，加法器的运算速率成为限制ALU工作效率的主要因素。目前的加法器主要包括两种，一种是采用典型结构逐层叠加形成的具有更高位计算功能的加法器，然而该类型的加法器的运算延迟较长，运算速率较低，同时具有较大的版图面积；另一种是采用并行前缀结构的加法器，该类型的加法器虽然在一定程度上提高了运算速率，但是由于具有较大扇从而造成延时的增加。

显然地，现有技术提供加法器，难以实现运算速率与版图面积之间的合理规划。

发明内容

为了解决上述技术问题，本发明提供了一种混合型加法器和高效混合型加法器，能够在提高加法器运算速率的同时保证具有较小的版图面积，从而降低功耗。

与现有技术相比，本发明提供的一种混合型加法器，包括：运算装置和进位值生成装置；所述运算装置包括依次设置的第一4位加法器和N个4位运算单元，其中，所述第一4位加法器的进位值为0，N为1到7之间的整数；

每个所述4位运算单元包括两个并行的第二4位加法器和第一进位选择单元，一个所述第二4位加法器的进位值为0，另一个所述第二4位加法器的进位值为1，所述两个第二4位加法器的输出端一一对应的连接到所述第一进位选择单元的两个数据输入端，所述第一进位选择单元包括所述两个数据输入端，一个进位输入端和一个输出端；每个所述4位运算单元用于根据所述第一进位选择单元的进位输入端接收到的进位信号，选择两个第二4位加法器中的一个生成的运算结果，并将所选择的运算结果通过所述输出端输出；

所述进位值生成装置中设置有N个进位值输出端，所述N个进位值输出端一一对应的连接到N个所述第一进位选择单元的进位输入端，用于通过每个所述进位值输出端向与所述进位值输出端连接的第一进位选择单元传输进位信号。

如上所述的混合型加法器，其中，所述依次设置的第一4位加法器和N个4位运算单元中的每一位与操作数的每一位之间一一对应，所述进位值生成装置的第n个所述进位值输出端用于根据操作数的1到4n位输出进位信号，1≤n≤N。

如上所述的混合型加法器，其中，N＝7；

所述进位值生成装置包括7个组合逻辑模块，每个所述组合逻辑模块包括4对输入端和1对输出端，第n个所述组合逻辑模块的4对输入端对应操作数的4n-3到4n位，每个所述组合逻辑模块包括第一、第二和第三组合逻辑单元，所述第一、第二和第三组合逻辑单元分别包括2对输入端和1对输出端，其中，所述第一和第二组合逻辑单元并联，所述第一组合逻辑单元的2对输入端和第二组合逻辑单元的2对输入端作为所述组合逻辑模块的4对输入端，所述第一组合逻辑单元的1对输出端和第二组合逻辑单元的1对输出端一一对应的连接到所述第三组合逻辑单元的2对输入端，所述第三组合逻辑单元的1对输出端作为所述组合逻辑模块的1对输出端；每个所述组合逻辑模块用于根据所述4对输入端对应的操作数，由第一和第二组合逻辑单元分别输出第一信号和第二信号，从而由第三组合逻辑单元根据所述第一信号和第二信号输出第三信号，其中，所述第一、第二和第三信号中分别包括进位值生成信号和进位值传播信号，1≤n≤N；