[发明专利]具有过电压吸收和计数功能的装置在审
申请号: | 201510267477.0 | 申请日: | 2015-05-25 |
公开(公告)号: | CN104820130A | 公开(公告)日: | 2015-08-05 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 舒尔环保科技(合肥)有限公司 |
主分类号: | G01R19/25 | 分类号: | G01R19/25;H02H9/04 |
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地址: | 230001 安徽省合*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 具有 过电压 吸收 计数 功能 装置 | ||
技术领域
本发明涉及电学领域,具体涉及具有过电压吸收和计数功能的装置。
背景技术
系统中产生的过电压通常情况下,电力系统处于正常的工作状态,系统的运行也正常,此时电气设备在额定的电压之下处于绝缘的状态,而一旦遭遇雷击或者由于操作不当、仪器发生故障或者参数配置不合理等原因,造成系统中的某区域的的局部电压升高而超出设备正常的运行范围称之为过电压。这种过电压一般可以分为内部和大气这两种过电压,前者发生的原因主要是拉闸合闸的操作,接地或者断线的事故以及其他的一些不可预料的细节问题,这些小问题可能引起电力系统的状态突然发生变化从而产生局部过高电压,造成整体系统的危害,内部过电压发生的根本原因还是由于系统内的电磁能集聚和振荡所引发的。常将系统内部的过电压划分为:暂态的过电压和操作过电压。
综上所述一种用在输配电中的防雷、防过电压的装置,随着电气设备的大量使用,对设备线路中过电压的消除一直是不容忽视的问题。
发明内容
本发明的目的是提供具有过电压吸收和计数功能的装置,其具有能有效的防雷、防过电压、同时能智能计数,通过计过电压产生的次数,方便工作人员实时记录等特点。
为了解决背景技术所存在的问题,本发明是采用以下技术方案的:它包含电压吸收电路和智能计数模块。
所述的电压吸收电路包含晶界层的固有电容、泄漏电阻、晶界层电阻、氧化锌晶粒的体电阻、压敏电阻器引头寄生电感,压敏电阻器引头寄生电感、晶界层电阻和氧化锌晶粒的体电阻依次串联,晶界层的固有电容和泄漏电阻分别并联在晶界层电阻两端。
所述的智能计数模块包含电荷检测器、数模转换器、ATM80C51单片机、LED数字显示屏,电荷检测器、数模转换器、ATM80C51单片机依次相连,LED数字显示屏安装在ATM80C51单片机上。
所述的电荷检测器与晶界层的固有电容并联,将电荷变化的电信号采集传达给数模转换器,将模拟量装换为数字量,经过转换的数字量传输到单片机中由计数电路开始发出脉冲开始计数,最终由单片机点亮数字显示屏,直接显示数值。
发明原理:
压敏电阻是一种以氧化锌为主要成份的金属氧化物半导体非线性电阻,和以单片机技术组成的智能计数数字电路,整个装置大小适中便于安装,逻辑电路中需要的电子元件和单片机焊接在PCB板上,装置直接可视数码管显示数值。 当作用在其两端的电压达到一定数值后,电阻对电压十分敏感,所以称为压敏电阻。在压敏电阻中,除了氧化锌这一主要成份外,还掺有少量的钴、锰和铋、锑等其它金属氧化物。直径为 10pan左右的氧化锌晶粒被厚度为 0 .1/an 左右的氧化铋(巩 03)晶界层所包围,在这种晶界层中零散地分布着尖晶石(1t17Sb2012)。氧化锌晶粒是一种导电性良好的材料,其电阻率约为0.003欧姆,而晶界层的电阻率高达108 ~109 欧姆,压敏电阻优异的非线性特性主要就是由晶界层决定的。当晶界层上的电场强度较低时,只有少量电子靠热激发才能够穿过晶界层的势垒,所以此时的压敏电阻呈现出高阻状态。当晶界层上的电场强度足够大时,产生隧道效应,大量电子可以通过晶界层,电阻将大幅度降低。
压敏电阻的等值电路模型为电压吸收电路除去与晶界层电阻并联的泄漏电阻。
通过压敏电阻对电压敏感使过电压经过泄露电阻释放,同时压敏电阻的晶界层上的电荷发生变化,电荷检测器将电信号采集传达给数模转换器,将模拟量装换为数字量,经过转换的数字量传输到单片机中由计数电路开始发出脉冲开始计数,最终由单片机点亮数码管,直接显示数值。
本发明具有的优点:在消除过电压中同时智能计数,提示系统中出线过电压的次数,提示值班人员做好相应的防雷及在操作中产生的过电压。
附图说明:
图1为本发明结构原理图。
(C 为晶界层的固有电容,Rl为泄漏电阻,Rn为晶界层电阻,Rb为氧化锌晶粒的体电阻,L为压敏电阻器引头寄生电感,P为电荷检测器,D为数模转换器,U为ATM80C51单片机,E为LED数字显示屏)。
具体实施方式
参照图1,它包含电压吸收电路和智能计数模块。所述的电压吸收电路包含晶界层的固有电容、泄漏电阻、晶界层电阻、氧化锌晶粒的体电阻、压敏电阻器引头寄生电感,压敏电阻器引头寄生电感、晶界层电阻和氧化锌晶粒的体电阻依次串联,晶界层的固有电容和泄漏电阻分别并联在晶界层电阻两端。
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