[发明专利]一种-1/2阶RL分抗电路及其设计方法在审

专利信息
申请号: 201510268657.0 申请日: 2015-05-22
公开(公告)号: CN104868874A 公开(公告)日: 2015-08-26
发明(设计)人: 李姿;陈艳峰;张波 申请(专利权)人: 华南理工大学
主分类号: H03H11/48 分类号: H03H11/48
代理公司: 广州市华学知识产权代理有限公司 44245 代理人: 陈宏升
地址: 510640 广*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 rl 电路 及其 设计 方法
【权利要求书】:

1.一种-1/2阶RL分抗电路,其特征在于:包含电阻R1、负电阻R2、负电阻R3,还包含负电感L1、负电感L2,所述的负电阻R2与负电感L1并联后形成A、B两端,负电阻R3与负电感L2并联后形成C、D两端,电阻R1的一端与交流电源的一端相连,电阻R1的另一端与A端相连,B端与C端相连,D端与交流电源的另一端相连。

2.根据权利要求1所述的-1/2阶RL分抗电路,其特征在于:所述的负电阻R2、负电阻R3、负电感L1、负电感L2在实际电路中通过负阻抗变换器实现,此时-1/2阶RL分抗电路包含电阻R1、电阻R4、电阻R5,还包含电感L3、电感L4,具体电路连接关系为:所述的电阻R4与电感L3并联后形成E、F两端,电阻R5与电感L4并联后形成G、H两端,电阻R1的一端与交流电源的一端相连,电阻R1的另一端与负阻抗变换器的一端相连,负阻抗变换器的另一端与E端相连,F端与G端相连,H端与交流电源的另一端相连;其中负电阻R2与电阻R4的阻值绝对值相等,负电阻R3与电阻R5的阻值绝对值相等,负电感L1与电感L3的感抗绝对值相等,负电感L2与电感L4的感抗绝对值相等。

3.根据权利要求1所述的-1/2阶RL分抗电路,其特征在于:所述的负阻抗变换器包括运算放大器及电阻R6、R7,电阻R1的一端接交流电源,另一端接运算放大器的同相输入端,运算放大器的反相输入端接E端;电阻R6一端接运算放大器的同相输入端,另一端接运算放大器的输出端;电阻R7一端接运算放大器的反相输入端,另一端接运算放大器的输出端。

4.一种-1/2阶RL分抗电路的设计方法,其特征在于,包含以下顺序的步骤:

S1.基于分数阶微积分理论,推导理想模拟分抗的网络函数;

S2.对-1/2阶理想分抗的网络函数进行连分式分解,得到相应模拟分抗逼近电路的网络函数;

S3.采用RL元件进行电路综合得到-1/2阶RL分抗电路。

5.根据权利要求4所述的1/2阶RL分抗电路的设计方法,其特征在于:步骤S3中,所述的网络综合,具体是通过无源网络综合确定网络的拓扑结构及其电路元件的数值,以获得规定的性能。

6.根据权利要求4所述的1/2阶RL分抗电路的设计方法,其特征在于:所述的-1/2阶RL分抗电路的设计方法,还包括验证步骤:

通过Psim仿真验证基于连分式分解理论设计的由RL元件构成的-1/2阶分抗逼近电路。

7.根据权利要求4所述的1/2阶RL分抗电路的设计方法,其特征在于:所述的-1/2阶RL分抗电路的设计方法,具体包含以下顺序的步骤:

a、基于分数阶微积分理论,确定理想模拟分抗的网络函数:

G(s)=U(s)I(s)=s-12;]]>

其中U(s)是输出电压U(t)的拉普拉斯变换,I(s)是输入电流I(t)的拉普拉式变换;

b、对-1/2阶理想分抗的网络函数进行连分式分解,得到相应模拟分抗逼近电路的网络函数;

s-12=α+s-12-α=α+s-1-α2α+s-12=α+s-1-α22α+s-1-α22α+s-1-α2···]]>

将s-1/2减去α,增加一项α,前半部分得到s-1/2-α,利用平方差公式,分子分母同时乘以s-1/2+α得到为了使分母再次得到s-1/2-α,将分母减去α后,再加上α,循环往复;得到的分式即为连分式结构;其中α为初始参数;

c、采用RL元件进行电路综合得到-1/2阶RL分抗电路:

将传递函数写为

ZRL(s)=Ks+K0+K1ss+σ1+K2ss+σ2+···+Knss+σn]]>

由电网络综合的理论可知,Ks部分用电感值为K的电感实现,K部分用电阻值为K的电阻值实现,部分用电阻值为K的电阻与电感值为K/σ的电感并联实现;其中s为复频率,K为电阻值为K的电阻的运算阻抗,Kns为电感值为kn的电感的运算阻抗,为电阻值为K的电阻与电感值为K/σ的电感并联单元的运算阻抗,σ为运算参数,无实际意义;

这种电路结构称为FosterI型RL电路:

s-12=0.5+-0.062ss+189.4427+-0.418ss+10.5573]]>

故由0.5Ω电阻单元,-0.062Ω电阻与-3.27*10-4H电感并联单元,-0.418Ω电阻与-3.959*10-2H电感并联单元,三个单元向串联实现。

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