[发明专利]一种可编程静态随机存储器同步时钟控制模块电路

权利要求书

1.一种可编程静态随机存储器同步时钟控制模块电路，其特征在于，该模块电路包括由NMOS管和PMOS管组成的9个反相器，1个两输入与非门，2个两输入或非门，2个传输门，1个由4个反相器串联组成的反相器级联缓冲模块，1个时钟编码器；其连接关系为：时钟编码器的输入端连接时钟信号，时钟编码器的输出分别连接第一两输入或非门(Or1)、反相器级联缓冲模块，时钟编码器的输出信号SET同第一传输门1一个输入端相连，第一传输门1的另一个输入端连接至电源电压Vdd，控制信号w_e以及其经过第六反相器(Inv6)后得到的取反信号分别作为控制端连接至第一传输门1，第一传输门1输出端经过第八反相器(Inv8)后的输出端及反相器级联缓冲模块的输出端分别连接至第二两输入或非门(Or2)的两个输入端，两个两输入或非门(Or1和Or2)的输出端分别经过第二和第五反相器(Inv2和Inv5)后连接至第二传输门2的两个输入端，控制信号w_e以及其经过第七反相器(Inv7)后得到的取反信号分别作为控制端连接至第二传输门2，第二传输门2的输出端连接至位线预充电信号pc，第九反相器(Inv9)的输出端连接至灵敏放大器开启信号sense；反相器级联缓冲模块的输出端经过第三和第四反相器(Inv3和Inv4)后连接至瞬态负位线使能信号NBLen，地址信号wwl<0:127>_decoder和反相器级联缓冲模块的输出端连接至第一两输入与非门(A1)的两个输入端，第一两输入与非门(A1)输出端经过第一反相器(Inv1)后连接至字线选通信号wwl<0:127>。

2.如权利要求1所述模块电路，其特征在于，所述同步时钟控制模块电路的时钟编码器包括4个由NMOS管和PMOS管组成的反相器，2个两输入与非门，1个延时链，2个可编程延时链，1个PMOS管，1个NMOS管；其中，PMOS管和NMOS管的栅极一同连接至延时链的输出端dnclk，PMOS管漏极连接至电源，NMOS管漏极连接至延时链的输入端nclk，PMOS管和NMOS管的源极一同连接至第二两输入与非门(A2)的一个输入端trig，第二两输入与非门(A2)的另一个输入端连至第三两输入与非门(A3)输出端，第二两输入与非门(A2)的输出端依次经过第十一和第十二反相器(Inv11、Inv12)后连到第二可编程延时链2的输入端，第二可编程延时链2的输出端经过第十三反相器(Inv13)后连到时钟编码器的输出信号SET，同时时钟编码器的两个输出信号SET和GCK分别连接至第三两输入与非门(A3)的两个输入端。

3.如权利要求2所述模块电路，其特征在于，所述时钟编码器的可编程延时链包括2个寄存器，1个2-4译码器，10个延时块，4个传输门；每个延时块均由2个延时单元串联组成，其中，两个寄存器的输入端分别与2-4译码器的2个输入端相连，2-4译码器的4个输出端(R1-R4)分别与4个传输门的输入端相连，作为4个传输门的控制端。

4.如权利要求3所述模块电路，其特征在于，所述可编程延时链的延时单元包括4个NMOS管和4个PMOS管以及1个反相器；第一PMOS管(P42)的栅极同漏极一同连接至电源电压Vdd，第二NMOS管(N42)的栅极同漏极一同连接至地gnd，第四PMOS管(P44)的栅极同漏极一同连接至电源电压Vdd，第四NMOS管(N44)的栅极同漏极一同连接至地gnd；第一和第二NMOS管(N41和N42)对应的源极连在一起漏极连在一起，第三和第四NMOS管(N43和N44)对应的源极连在一起漏极连在一起，第一和第二PMOS管(P41和P42)对应的源极连在一起漏极连在一起，第三和第四PMOS管(P43和P44)对应的源极连在一起漏极连在一起，第一PMOS管、第一NMOS管,第三PMOS管和第三NMOS管(P41、N41、P43、N43)的栅极连在一起并一同连至反相器(Inv)的输入端；反相器(Inv)分别与4个PMOS管和4个NMOS管并联组成负载电路。