[发明专利]基于陷阱控制的半导体存储器件及其制备方法与应用

说明书

技术领域

本发明属于半导体领域，尤其涉及一种基于陷阱控制的的半导体存储器件及其制备方法与应用。

背景技术

半导体硅材料在器件制作过程中，由于工艺原因而产生了缺陷或者陷阱，这些硅中的陷阱在半导体硅的禁带中引入了分立的能级。这一分立的能级具有干扰半导体存储器件的载流子输运特性，因此一般被视为能对器件性能带来退化的主要因素。

然而正是由于陷阱在禁带中具有分立能级，因此他们可以作为有效的产生和复合中心，来调节导带和价带中的两种载流子的浓度；而且，陷阱的这种特殊的产生复合效应具有很好的可控性。因此，如何利用陷阱的这一特性具有重要意义。

发明内容

本发明的首要目的在于提供一种基于陷阱控制的的半导体存储器件，用于实现利用陷阱的产生复合效应来存储信息，可实现读取信息的极低电流。

本发明的再一目的在于提供上述基于陷阱控制的的半导体存储器件的制备方法。

本发明的再一目的在于提供上述基于陷阱控制的的半导体存储器件的应用，尤其是在做为电子导电型器件方面的应用方法。

本发明是这样实现的，一种基于陷阱控制的的半导体存储器件，包括衬底区，所述衬底区底部设有衬底电极层，所述衬底区在远离所述衬底电极层方向 的顶部设有凸台状的沟道区，所述沟道区两侧且位于衬底区顶部分别设有浮动电压区以及漏区；所述浮动电压区、沟道区上覆盖氧化绝缘栅层，且所述氧化绝缘栅层部分覆盖在漏区上；所述氧化绝缘栅层内且位于所述漏区与沟道区结合处的正上方设有浮栅区；

所述漏区上设有漏电极层，所述漏电极层与氧化绝缘栅层相邻；所述氧化绝缘栅层上设有栅电极层。

优选地，所述衬底区为P型衬底。

优选地，所述衬底区为N型衬底。

本发明进一步提供了上述基于陷阱控制的半导体存储器件的制备方法，包括以下步骤：

(1)选取高掺杂的N型或P型材料，通过离子注入法或扩散法形成与衬底区掺杂相反的浮动电压区和漏区；

(2)在浮动电压区和沟道区上生长氧化绝缘栅层，并在氧化绝缘栅层内且位于漏区与沟道区结合处的正上方嵌入浮栅层；

(3)通过金属淀积工艺，分别形成栅电极层、漏电极层和衬底电极层。

当半导体存储器件为电子导电型时，即半导体存储器件中衬底区为P型衬底时，本发明进一步提供了该电子导电型半导体存储器件的应用方法，包括以下步骤：

(1)当浮栅区中为无注入电子时，当漏端电压V_D大于0V时，栅电压V_G进行扫描，漏端电流I_D曲线为一较大较宽的山峰状，即为“1”状态；

(2)浮栅区中注入电子状态时，即写入状态；使用电子注入应力(V_G＝V_D)注入进浮栅中电子后，栅电压进行扫描，漏端电流I_D山峰状曲线消失，即为“0”状态；

(3)清除浮栅区中注入的电子时，即擦除状态；使用空穴隧穿注入状态 [(V_G-V_D)<0V]注入进浮栅中原先注入的电子中和掉，漏端电流I_D曲线重现变回为一较大较宽的山峰状,即为“1”状态；

(4)重复的执行步骤(2)和步骤(3)，直至对存储器执行信息的写入和擦除工作。

当半导体存储器件为空穴导电型时，即半导体存储器件中衬底区为N型衬底时，本发明进一步提供了该空穴导电型半导体存储器件的应用方法，包括以下步骤：

(1)当浮栅区中为无注入电子时，当漏端电压V_D大于0V时，栅电压V_G进行扫描，漏端电流I_D曲线为一较大较宽的山峰状，即为“1”状态；

(2)浮栅区中注入空穴电荷状态时，即写入状态；使用电子注入应力(V_G＝V_D)注入进浮栅中电子后，栅电压进行扫描，漏端电流I_D山峰状曲线消失，即为“0”状态；

(3)浮栅区中注入电子电荷时，即擦除状态；使用空穴隧穿注入状态[(V_G-V_D)<0V]注入进浮栅中原先注入的电子中和掉，漏端电流I_D曲线重现变回为一较大较宽的山峰状,即为“1”状态；

(4)重复的执行步骤(2)和步骤(3)，直至对存储器执行信息的写入和擦除工作。