[发明专利]基于电路特征分析的硬件木马检测方法

说明书

技术领域

本发明涉及计算机及电子信息技术领域，特别涉及一种基于电路特征分析的硬件木马检测方法。

背景技术

目前的集成电路芯片可以由多达数十亿个晶体管构成，在芯片设计制造过程中，如果所使用的芯片或者第三方IP核中被人植入一些恶意的模块，将难以检查出来，但对使用者而言，则会出现不受控制的安全问题，导致信息泄露、芯片被留下后门、或者非正常芯片失效，造成极其严重的后果。此问题就是近年来逐渐被人们重视的硬件安全问题。而正常电路之外的恶意电路，则被称为“硬件木马”。

随着系统级芯片(System on Chip,SoC)的规模越来越大，芯片产品投向市场的设计周期越来越短，集成电路设计中大量使用来自于第三方设计的IP核已经成为大的趋势。而随着集成电路制造的全球化趋势越来越强，想要控制集成电路的设计和生产的各个环节是不现实的。因此，对于第三方IP核的可信性验证，也即对其中的硬件木马进行检测，是十分必要的。由于硬件木马一般都在很小的概率下才被激活，在未激活的情况下电路完全正常工作，因此，普通的集成电路测试方法几乎不能发现这些木马。

利用硬件木马一般在很小的概率下才能激活这个特性，可以对于组合逻辑电路进行分析来寻找硬件木马。一方面，静态条件下，硬件木马电路的输入通常对输出影响很小，以实现很小的触发概率。另一方面，在常规的验证测试中，由于硬件木马一般不被激活，而呈现出“休眠”的状态，对于原电路的功能没有影响，因此也可通过验证仿真中寻找此部分电路来检测电路。

然而，上述分析组合逻辑电路的方法面临若干问题。第一是复杂度问题：分析组合逻辑电路导致近乎指数级的运算复杂度，使得检测时间过长，达到数十小时甚至数天的数量级。第二是对于时序电路中硬件木马检测的局面：由于时序电路中组合逻辑电路被触发器分割为分散的组合逻辑电路块，若某个硬件木马由多个组合逻辑电路块组成，分析组合逻辑的方法无法知道应该合并哪些组合逻辑电路块，因此难以检测这类硬件木马。

发明内容

本发明旨在至少在一定程度上解决上述相关技术中的技术问题之一。

为此，本发明的目的在于提出一种基于电路特征分析的硬件木马检测方法，该方法能够有效提高对于硬件木马的检测速度、不同种类硬件木马的检测区分度和时序电路中硬件木马的检测效果。

为了实现上述目的，本发明的实施例提出了一种基于电路特征分析的硬件木马检测方法，包括以下步骤：输入被检测电路，并获取被检测电路的高层描述文件；根据所述被检测电路的高层描述文件对所述被检测电路中的功能模块进行识别，以判断所述功能模块的可信度，以及当所述功能模块可信时，对所述被检测电路进行标记；从标记后的被检测电路中提取分类特征，并与预设的硬件木马电路特征库中的每一类硬件木马的特征进行匹配，并根据匹配结果，输出分类的特征分析结果；对所述分类的特征分析结果进行综合分析，以得到所述被检测电路的可信性信息。

根据本发明实施例的基于电路特征分析的硬件木马检测方法，采用已知的硬件木马电路所提取的电路特征作为检测标准，通过特征对比得到被检测电路中每一类硬件木马的分析结果，并经过综合分析输出，可很大程度降低硬件木马检测的运行时间，使得集成电路的安全性验证时间对于集成电路设计流程的影响大为减小；并且，能够有效地区分不同类型的硬件木马，为针对性的人工检查提供依据；另外，能够有效地检测到时序电路中由多个组合逻辑电路块组成的硬件木马；同时，能够提升硬件木马检测方法的可扩展性，通过扩充硬件木马特征库的方式应对未来的硬件木马。

另外，根据本发明上述实施例的基于电路特征分析的硬件木马检测方法还可以具有如下附加的技术特征：

在一些示例中，所述硬件木马电路特征库针对不同种类的硬件木马，对于其特征进行总结，并可以针对所述被检测电路的功能对于特征匹配的判决标准进行调整。

在一些示例中，所述被检测电路的描述层次为：输入端口、触发器、输出端口之间数据流动的触发器间数据流图。

在一些示例中，所述触发器间数据流图为有向图。

在一些示例中，所述硬件木马电路特征库包括：内部延迟电路进行触发的硬件木马、泄露芯片内部信息的硬件木马、输入数据相关的单次触发硬件木马、输入数据相关的多次触发硬件木马、时序电路中由多个分离的组合逻辑电路块组成的硬件木马。

在一些示例中，所述硬件木马电路特征库中对于硬件木马特征的描述为所述触发器间数据流图中结点的特征以及结点集合特征的描述。