[发明专利]半导体存储装置的占空比校正电路

说明书

相关申请的交叉引用

本申请是2011年3月3日向中华人民共和国国家知识产权局提交的申请号为No.201110051002.X的中国专利申请的分案申请，所述中国专利申请(No.201110051002.X)要求2010年10月29日向韩国知识产权局提交的韩国申请No.10-2010-0106906的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明涉及半导体集成电路，更具体而言涉及应用在半导体存储装置中的占空比校正电路。

背景技术

半导体存储装置从外部接收时钟并与输入的时钟同步地操作。如果从外部输入的时钟的占空比不正确，则半导体存储装置难以正常操作。因此，为了避免从外部输入的时钟的占空比变得不准确的情形，设计了一种用于校正时钟的占空比的电路并将其应用在半导体存储装置中。总体来说，用于在半导体存储装置中校正时钟的占空比的电路被称为占空比校正电路。

当半导体存储装置以高速操作时，输入高频外部时钟。就这点而言，为了确保以高速操作的半导体存储装置的稳定操作，必须确保用于校正时钟的占空比的占空比校正电路的操作稳定性。此外，为了符合半导体存储装置向低功耗和高面积效率的发展趋势，在本技术领域中需要一种能够降低功耗并具有提高的面积效率的占空比校正电路。

发明内容

本文描述了一种半导体存储装置的占空比校正电路，所述占空比校正电路即使在高频时钟的情况下仍能够确保稳定的占空比校正操作，降低功耗并提高面积效率。

在本发明的一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比校正单元，被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将输入时钟的占空比校正为落在所确定的占空比校正范围内，并产生占空比校正时钟；占空比检测单元，被配置为检测占空比校正时钟的占空比，并输出占空比信息；以及占空比校正码发生单元，被配置为基于占空比信息来产生占空比校正码。

在本发明的另一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比检测单元，被配置为检测占空比校正时钟的占空比，并将第一占空比检测信号或第二占空比检测信号使能；占空比校正码发生单元，被配置为响应于第一占空比检测信号和第二占空比检测信号来增加和减少占空比校正码的码值；以及占空比校正单元，被配置为通过将时钟延迟而产生延迟时钟，响应于时钟和占空比校正码来将用于确定公共节点的电压电平的第一上拉驱动力和第一下拉驱动力传送至公共节点，响应于延迟时钟和占空比校正码来将用于确定公共节点的电压电平的第二上拉驱动力和第二下拉驱动力传送至公共节点，并通过驱动公共节点的电压来产生占空比校正时钟。

在本发明的另一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比校正范围设置部，被配置为将时钟延迟并产生延迟时钟；公共节点电压确定部，被配置为在时钟与延迟时钟的电平彼此相同时响应于上拉驱动力和下拉驱动力中的一个来确定公共节点的电压电平，而在时钟与延迟时钟的电平彼此不同时基于占空比校正码并响应于上拉驱动力和下拉驱动力这两者来确定公共节点的电压电平；以及驱动器，被配置为驱动公共节点的电压电平并输出占空比校正时钟。

附图说明

结合附图来描述本发明的特征、方面和实施例，在附图中：

图1是示意性地说明根据本发明的一个实施例的半导体存储装置的占空比校正电路的结构图；

图2是示意性地说明图1所示的占空比校正单元的结构图；

图3是示意性地说明2图所示的占空比校正范围设置部的结构图；

图4是示意性地说明图2所示的占空比校正操作执行部的结构图；

图5是示意性地说明图4所示的固定驱动部件的结构图；以及

图6是解释根据本发明的所述实施例的半导体存储装置的占空比校正电路的操作的时序图。

具体实施方式

下面将参照附图通过示例性实施例来描述根据本发明的半导体存储装置的占空比校正电路。

图1是示意性地说明根据本发明的一个实施例的半导体存储装置的占空比校正电路的结构图。参见图1，根据本发明的一个实施例的半导体存储装置的占空比校正电路包括占空比检测单元100、占空比校正码发生单元200和占空比校正单元300。