[发明专利]具有凹陷沟道的应变半导体装置以及形成该装置的方法

说明书

本申请是申请号为201010250734.7、申请日为2010年8月10日、发明名称为“具有凹陷沟道的应变半导体装置以及形成该半导体装置的方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体装置，特别涉及一种具有凹陷沟道的互补型金属氧化物半导体(CMOS)晶体管及其形成方法。

背景技术

过去数十年间，金属氧化物半导体场效应晶体管(MOSFETs)尺寸的缩减，包括栅极长度及栅极氧化层厚度的缩减，使得集成电路的速度、性能、密度及每单元功能成本能够持续进步。为了更进一步加强晶体管的表现，已利用在半导体基板的部分的应变沟道区制作金属氧化物半导体场效应晶体管装置。应变沟道区可增强载流子迁移率，从而增进在n-沟道(NMOSFET)或p-沟道(PMOSFET)时的表现。一般而言，可在NMOSFET晶体管的n沟道中，在源极到漏极的方向引发伸张应力以增加电子迁移率，而在PMOSFET晶体管的p沟道中，在源极到漏极的方向引发压缩应力以增加空穴迁移率。现有多个方法将应力引进晶体管沟道区。

方法之一是通过在源极/漏极区的基板中形成凹陷以引进沟道区的应力。例如，在源极/漏极区的凹陷区中，可通过外延生长一应力引发层，如硅锗，其相较于硅具有较大晶格结构，如此可在硅基板上形成在沟道区具有压缩应力的PMOS装置。相似的，在源极/漏极区的凹陷区中，可通过外延生长一应力引发层，如碳化硅，其相较于硅具有较小晶格结构，如此可在硅基板上形成沟道区具有伸张应力的NMOS装置。

在此方法中，应力引发层限于在源极/漏极区中较重掺杂的区域，因此源极/漏极延伸区或栅极与源极/漏极延伸区的重叠区对于沟道区的应力，具有极少或几乎不具贡献性。

发明内容

为克服现有技术的缺陷，在一实施例中，提供一半导体装置，该半导体装置包含基板、在基板上的栅极介电材料及在栅极介电材料上的栅极。栅极置放于基板的凹陷中，而在栅极两侧的源极/漏极区包括一应力引发材料，使得应力引发材料扩展进入源极/漏极的延伸与栅极边缘重叠的区域。该栅极下的凹陷可有侧壁具{111}表面方向且为U型或其类似形状。

在另一实施例中，提供具应力沟道区的半导体装置的形成方法，并提供具虚置栅极以及在虚置栅极两侧的第一凹陷及第二凹陷的基板，该第一及第二凹陷以应力引发材料填塞。移除虚置栅极而在第一凹陷与第二凹陷中间形成第三凹陷。在第三凹陷的底部形成栅极介电材料，并且在该栅极介电材料上形成栅极。第一凹陷及第二凹陷扩展至栅极下方，而进入源极/漏极的延伸与栅极边缘重叠的区域。

在另一实施例中，提供一种形成半导体装置的方法，包括：在一基板上形成一第一栅极；在该第一栅极两侧的该基板中形成一第一应力引发区及一第二应力引发区；在该第一栅极两侧的该基板中形成源极/漏极延伸；移除该第一栅极；在该基板中的该第一应力引发区及该第二应力引发区之间形成一沟道凹陷，该第一应力引发区及该第二应力引发区扩展进入源极/漏极延伸与该沟道凹陷重叠的一区域；以及在该沟道凹陷上形成一第二栅极，其中该沟道凹陷在{111}刻面具有一侧壁。

在另一实施例中，提供一种半导体装置，包括：一基板；一栅极介电材料，位于该基板上；一栅极，位于该栅极介电材料上，该栅极设于该基板中的一第一凹陷上，其中该第一凹陷在{111}刻面具有一侧壁；源极/漏极区，位于该栅极两侧的基板中，该源极/漏极区包括一应力引发材料位于该栅极两侧该基板的一第二凹陷及一第三凹陷中，该应力引发材料扩展至该栅极下且未与该栅极介电材料直接接触；以及凸起的源极/漏极延伸，形成在该栅极两侧的该基板中，且该凸起的源极/漏极延伸的上表面位于该第一凹陷的底表面上，其中该应力引发材料扩展进入该凸起的源极/漏极延伸与该栅极重叠的区域。

本发明相较于其他已知系统可在沟道区显示较高且较均匀的应力。

为让本发明的上述及其他目的、特征、及优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。

附图说明

图1～图4为一系列剖面图，说明一实施例形成半导体装置的中间阶段。

图5～图6为一系列剖面图，说明另一实施例形成半导体装置的中间阶段。

【主要附图标记说明】

100～基板102～晶体管

104～虚置栅极105～虚置栅极介电层

106～间隔物108～应力区

110～硅化区114～介电层

414～栅极介电层416～栅极