[发明专利]一种低相位噪声的锁相环

说明书

技术领域

本发明涉及电子技术领域中的一种锁相环结构，尤其是一种低相位噪声的锁相环。

背景技术

锁相环是一种反馈系统，其中电压控制振荡器(VCO)和相位比较器相互连接，使得振荡器输出可以相对于参考信号维持恒定的相位角度。锁相环在众多领域中都有应用，如无线通信、数字电视、广播等领域。如附图1所示，一个锁相环电路通常由以下模块构成：鉴相器(PD)、低通滤波器(LPF)、压控振荡器(VCO)和反馈回路(通常由一个分频器(DIV)来实现)。鉴相器对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。环路滤波器是锁相环的一个重要组成部分，它将输入信号中的高频成分滤除，保留直流部分送至压控振荡器。压控振荡器输出一个周期信号，其频率由输入电压所控制。反馈回路将压控振荡器输出的信号送回至鉴相器，通常压控振荡器的输出信号的频率大于参考信号的频率，因此一般加入分频器以降低鉴相频率。

理想情况下，在正弦波的每个周期，相位都会随着时间从0度连续均匀地变化到360度。不过，实际波形的相位随时间的变化与理想情况会有一定的偏差，这种现象称为相位抖动。相位噪声是一种频域现象。在时域内，该效应表现为时间抖动。在正弦波中表现为连续过零的时间并不固定，方波中表现为边沿偏离其理想的出现时间。

对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处1Hz的带宽上的功率。相位噪声是锁相环的一个重要技术指标，相位噪声主要来源于四个部分：参考输入、反馈分频、电荷泵、VCO，相应的减小相位噪声的措施有：增大鉴相频率、缩小环路带宽、增大电荷泵电流和参考晶振选用更低噪声的产品等。。

发明内容

本发明的目的在于提供一种低相位噪声的锁相环，旨在解决现有锁相环相位噪声过大的技术缺陷。

为此，发明实施方式提供的一种低相位噪声的锁相环采用的技术方案如下:

一种低相位噪声的锁相环，其特征在于，包括频率数字转换器、振荡器频率校准器、环路带宽校准器、数字振荡器、鉴相器、时间数字转换器、滤波器和时钟分配模块，其中，

所述频率数字转换器的输入端接收输入信号，输出端分别与所述振荡器频率校准器和环路带宽校准器的输入端连接；

所述振荡器频率校准器的输出端与所述数字振荡器的输入端连接，所述环路带宽校准器的输出端与所述滤波器的控制端连接；

所述鉴相器的输入端接收输入信号，输出端与所述时间数字转换器的输入端连接，所述时间数字转换器的输出端与所述滤波器的输入端连接，所述滤波器的输出端与所述数字振荡器的输入端连接；

所述数字振荡器的反馈端经所述时钟分配模块与所述鉴相器的反馈端连接。

优选地，还包括方波整形电路，所述输入信号经所述方波整形电路传递至所述频率数字转换器的输入端和鉴相器的输入端。

优选地，还包括正弦波整形电路，所述数字振荡器的反馈端依次经所述正弦波整形电路和时钟分配模块与所述鉴相器的反馈端连接。

优选地，所述时间数字转换器包括至少一个现场可编程逻辑阵列，所述现场可编程逻辑阵列内设有多个内嵌锁相环。

优选地，所述振荡器频率校准器包括频率误差比较器、误差缓存模块和频率匹配模块，所述频率误差比较器与输入端连接，输出端与所述误差缓存模块连接，所述误差缓存模块与所述频率匹配模块连接。

与现有技术相比，本发明实施例涉及的低相位噪声的锁相环中采用高分辨率的时间数字转换器来实现相位差的转换，替代了传统数字鉴相器，摆脱了系统时钟频率对鉴相速度的限制，使得高频鉴相死区变得更小，从而大大降低了锁相环路的相位噪声。

附图说明

图1是现有锁相环的结构示意图；

图2是本发明实施方式提供的一种低噪声相位的锁相环；

图3是本发明实施例中时所述锁相环的鉴相器结构示意图；

图4是本发明实施例中多相时钟生成示意图；

图5是本发明实施例中采用脉冲编码法实现时间间隔测量示意图；

图6是本发明实例中使用标准逻辑延时单元来构成多级延时线示意图。

图中：

100：方波整形电路；110：频率数字转换器；120：振荡器频率校准器；130：环路带宽校准器；140：鉴相器；141：D触发器；150：时间数字转换器；160：滤波器；170：正弦波整形电路；180：时钟分配模块；190：数字振荡器。

具体实施方式