[发明专利]用于生成被抑制的地址踪迹的设备和方法

权利要求书

1.一种处理器，包括：

用于执行指令的硬件执行单元；

用于隐退执行的指令的硬件隐退单元；以及

踪迹生成器，其具有用于输出所述执行的指令的被抑制的地址踪迹的踪迹抑制器，其中第一执行的指令访问引用地址寄存器的相对地址，且所述被抑制的地址踪迹包括为所述第一执行的指令输出的寄存器暗示分组。

2.如权利要求1所述的处理器，其特征在于，第二执行的指令访问地址寄存器，且所述被抑制的地址踪迹包括为所述第二执行的指令输出的存储在所述地址寄存器中的地址。

3.如权利要求2所述的处理器，其特征在于，第三执行的指令访问所述地址寄存器，存储在所述地址寄存器中的所述地址相对于所述第二执行的指令不变，且所述被抑制的地址踪迹不包括所述第三执行的指令的输出。

4.如权利要求2所述的处理器，其特征在于，第三执行的指令访问引用所述地址寄存器的相对地址，存储在所述地址寄存器中的所述地址相对于所述第二执行的指令不变，且所述被抑制的地址踪迹包括为所述第三执行的指令输出的寄存器暗示分组。

5.如权利要求4所述的处理器，其特征在于，所述寄存器暗示分组包括存储在所述地址寄存器中的所述地址。

6.如权利要求1所述的处理器，其特征在于，所述寄存器暗示分组包括存储在所述地址寄存器中的地址。

7.如权利要求1-6中任一权利要求所述的处理器，其特征在于，至少一个执行的指令访问绝对存储器地址，且所述被抑制的地址踪迹不包括所述至少一个执行的指令的输出。

8.如权利要求1所述的处理器，其特征在于，所述隐退单元包括重新排序缓冲器。

9.一种用于为处理器生成被抑制的地址踪迹的方法，包括：

利用所述处理器的硬件执行单元来执行指令；

利用所述处理器的硬件隐退单元来隐退执行的指令；以及

从所述处理器的踪迹生成器的踪迹抑制器生成所述执行的指令的所述被抑制的地址踪迹，其中第一执行的指令访问引用地址寄存器的相对地址，并且生成所述被抑制的地址踪迹包括为所述第一执行的指令输出寄存器暗示分组。

10.如权利要求9所述的方法，其特征在于，第二执行的指令访问地址寄存器，并且生成所述被抑制的地址踪迹包括为所述第二执行的指令输出存储在所述地址寄存器中的地址。

11.如权利要求10所述的方法，其特征在于，第三执行的指令访问所述地址寄存器，存储在所述地址寄存器中的所述地址相对于所述第二执行的指令不变，并且生成所述被抑制的地址踪迹不包括所述第三执行的指令的输出。

12.如权利要求11所述的方法，其特征在于，所述第二执行的指令在所述第三执行的指令之前执行。

13.如权利要求10所述的方法，其特征在于，第三执行的指令访问引用所述地址寄存器的相对地址，存储在所述地址寄存器中的所述地址相对于所述第二执行的指令不变，并且生成所述被抑制的地址踪迹包括为所述第三执行的指令输出寄存器暗示分组。

14.如权利要求13所述的方法，其特征在于，所述第二执行的指令在所述第三执行的指令之前执行。

15.如权利要求13所述的方法，其特征在于，所述寄存器暗示分组包括存储在所述地址寄存器中的所述地址。

16.如权利要求9所述的方法，其特征在于，所述寄存器暗示分组包括存储在所述地址寄存器中的地址。