[发明专利]与非门快闪存储器和其操作方法

说明书

技术领域

本发明是有关于数字存储器装置及其操作，特别是有关于具有低读取延迟和低编程干扰(program disturb)的与非门快闪存储器阵列架构。

背景技术

与非门快闪存储器常被使用于数据存储。在512兆位以上密度中，单层单元(Single Level Cell,“SLC”)与非门快闪存储器的成本有着很大的优势。这是由于SLC-与非门快闪存储器本身使用了更小尺寸的存储器单元。

随着适用于与非门快闪存储器的各种技术的开发，与非门快闪存储器也常被使用在数据存储之外的各种应用。可惜的是由于与非门快闪存储器往往具有较长的读取延迟时间(read latency time)，使得与非门快闪存储器在需要随机存取和连续页面读取的应用中受限。

发明内容

本发明提供一种与非门快闪存储器和其操作方法，以解决现有技术中的一项或多项缺失。

本发明的一实施例提供一种与非门快闪存储器。该与非门快闪存储器包括一输入/输出汇流排以及多个成对排列的存储器平面。每一对的该存储器平面被配置以交替耦接至该输入/输出汇流排，其中每一该存储器平面包括一X解码器、一页面缓冲器、以及一与非门阵列。该与非门阵列包括排列成列且耦接至该X解码器的多个字线、耦接至该页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个存储器单元，其中每一该存储器平面的该与非门阵列包括分别耦接至所述全域位线的多个分割区块；其中每一该分割区块包括所述字线的一子集合、排列成行的多个区域位线、以及排列成多个串列的所述快闪存储器单元的一子集合；其中每一该区域位线与所述串列中的一组相关联，且分别被配置以选择性耦接至相关联的该组；以及其中每一该全域位线与所述区域位线的中多个区域位线相关联，且分别被配置以选择性耦接至前述相关联的所述区域位线或一可变偏压节点。

本发明的另一实施例提供一种与非门快闪存储器。与非门快闪存储器包括一输入/输出汇流排、一X解码器、一页面缓冲器、一与非门阵列、排列成行的多个区域位线以及一控制逻辑。该与非门阵列包括排列成列且耦接至该X解码器的多个字线、耦接至该页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个存储器单元，其中所述存储器单元被排列成多个串列；其中每一该区域位线与所述串列中的一组相关联，且分别被配置以选择性耦接至相关联的该组，且每一该全域位线与所述区域位线之中多个区域位线相关联，且分别被配置以选择性耦接至前述相关联的所述区域位线或一可变偏压节点；以及其中该控制逻辑被配置以执行：依据一存储器地址验证所述字线中被选择的一字线；验证与被选择的该字线耦接的具有多个快闪存储器单元的多个串列；将被验证的所述串列耦接至相关联的所述区域位线；将每一该全域位耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线；将具有相关联的各别被验证串列的所述区域位线的其他部分，耦接至该可变偏压节点，及不耦接至相关联的所述全域位线；对于每一该全域字线，建立一第一数字数值表示的一第一偏压或一第二数字数值表示的一第二偏压，其中该第一数字数值不同于该第二数字数值；建立一第三偏压于被选择的该字线；建立一第四偏压于耦接至该被验验串列中的多个快闪存储器单元而非被选怿的该字线，每一该快闪存储器单元包括一通道区域、且所述被验证串列中的所述快闪存储器单元的所述通道区域与该第四偏压电容性耦合；以及建立一第五偏压于该该可变偏压节点上；其中，该第三偏压和由该第一偏压建立的一通道电位有效于使能所述快闪存储器单元的隧穿；该第三偏压、由该第二偏压建立的一通道电位和电容性耦合的该第四偏压有效失能所述快闪存储器单元的隧穿；以及该第三偏压、由该第五偏压建立的一通道电位和电容性耦合的该第四偏压有效失能所述快闪存储器单元的隧穿。