[发明专利]抗单粒子效应的SRAM存储单元

说明书

技术领域

本发明属于半导体技术领域，具体涉及一种具有抗单粒子效应能力的SRAM存储单元。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NOS晶体管N2、第三NOS晶体管N3以及第四NOS晶体管N4。所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NOS晶体管N1和第二NOS晶体管N2为下拉晶体管。第三NOS晶体管N3和第四NOS晶体管N4为传输晶体管。第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NOS晶体管N2的漏极、第四NOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NOS晶体管N1的漏极、第三NOS晶体管N3的源极电连接，形成第二存储节点12。第三NOS晶体管N3和第四NOS晶体管N4的栅极与字线WL电连接；第三NOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线(互补位线)BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。所述6T结构的SRAM存储器的存储单元的工作原理是：读操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB施加高电平，由于第一存储节点11和第二存储节点12其中一个为低电平，电流从第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12，所述第一位线BL或第二位线BLB的电位降低，第一位线BL和第二位线BLB间电位产生电压差，当电压差达到一定值后打开灵敏度放大器(未图示)，对电压进行放大，再送到输出电路(未图示)，读出数据；写操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB对应的一个施加高电平，一个施加低电平，由于第一存储节点11和第二存储节点12其中一个为高电平，另一个为低电平，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB，使得高电平的第一存储节点11或第二存储节点12的电位降低，另一个低电平的第二存储节点12或第一存储节点11的电位提高，SRAM存储器单元存储新的数据。

微电子器件对空间环境中充斥的高能粒子非常敏感，电离辐射效应将导致存储单元发生单粒子翻转效应(Single Event Upset，SEU)。伴随着集成电路工艺的不断演进，SEU已经成为深亚微米特征尺寸为代表的当代微电子器件航天应用的主要掣肘。传统的SRAM加固结构主要有HIT，BAE和DICE等。其中DICE(dual interlockedcell)结构是采用冗余加固思想设计中最受大家关注的一种结构，因为它有四个存储节点，由单粒子效应引起的单个存储节点信息变化，可以通过其它三个节点的反馈修复。但是，随着工艺尺寸的减小，版图中这些存储节点之间的距离变小，DICE的加固结构虽然能够对SRAM存储单元起到加固作用，但常见的DICE结构由12只MOS管组成，其中NMOS管8只，PMOS管4只。该种结构占用很大的面积，功耗比普通的存储单元大2倍，已无法满足现有SRAM存储器的存储单元的需求。

发明内容

本发明要解决的技术问题是：提供一种不增加存储单元面积和功耗的具有抗单粒子效应能力的SRAM存储单元。