[发明专利]一种基于FPGA的高并行度的电力系统实时仿真方法有效
申请号: | 201510325509.8 | 申请日: | 2015-06-12 |
公开(公告)号: | CN104899074B | 公开(公告)日: | 2017-12-12 |
发明(设计)人: | 张炳达;王潇;陈雄 | 申请(专利权)人: | 天津大学 |
主分类号: | G06F9/455 | 分类号: | G06F9/455 |
代理公司: | 天津市北洋有限责任专利代理事务所12201 | 代理人: | 李林娟 |
地址: | 300072*** | 国省代码: | 天津;12 |
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摘要: | |||
搜索关键词: | 一种 基于 fpga 并行 电力系统 实时 仿真 方法 | ||
技术领域
本发明涉及电力系统数字仿真技术领域,尤其涉及一种基于FPGA的高并行度的电力系统实时仿真方法。
背景技术
在新能源变革形势下,智能电网已成为适应新能源变革和承担电网新使命的新一代电网。发展数字实时仿真技术对智能电网一次系统故障再现分析、智能控制装置试验等诸多方面有着重大的意义。在推进智能电网的建设中,新的二次设备和控制策略的综合试验研究需要数字实时仿真平台能够模拟复杂故障,且能够连接多种真实设备。随着电力系统日益变得复杂,仿真网络包含大量电力电子元件与仿真规模愈发庞大对数字实时仿真从计算能力和计算速度等方面提出了更高的要求。
传统实时仿真器一般设置多个处理器单元(如多核、PC机群等),通过“分解-协调”策略实现系统级的并行,以使仿真具有实时的计算能力。由于单个处理器内部串行执行、处理器之间通信耗时等硬件条件的制约,这种方法仅适用于粗粒度的并行仿真。
现场可编程门阵列(field programmable gate array,FPGA)拥有并行硬件结构,可实现高度并行的数值计算。FPGA内部包含的DSP模块和高速收发器可分别实现多个浮点运算部件和低时延的高速通信。为矩阵运算、快速傅里叶变换等领域设计高性能的硬件结构已成为当前FPGA并行结构设计的研究热点。
从功能角度来说,电气系统可以划分为电气系统、机械系统和控制系统。控制系统大多是数字式控制装置,而机械系统的时间常数要大于电气系统,故可采用弱耦合的粗粒度并行计算方法对整个电力系统进行实施仿真。采用输电线分网、节点分裂分网等方法,还可把电气系统分为多个独立的电气子系统。这种按照功能和区域划分的粗粒度并行计算方法使电力系统实时仿真的规模有了很大的提高,但对包含繁重运算量的大粗粒度显得力不从心。因此,研究一种基于细粒度并行化的电力系统实时仿真方法具有重要意义。
发明内容
本发明所要解决的技术问题是,提供一种能够保证电力系统电磁暂态仿真实时性的基于FPGA的高并行度的电力系统实时仿真方法,其充分利用FPGA在针对特定应用特征定制专门方案的优势,提出了一种基于FPGA的细粒度并行仿真策略。
一种基于FPGA的高并行度的电力系统实时仿真方法,所述电力系统实时仿真方法包括以下步骤:
构建带缓存的组合运算组件,所述组合运算组件包括:运算器,
其中,每个运算器的输入口配备有一个输入口控制器,输出口配备一个输出口控制器和任意位置可读写的缓冲通道;
组合运算组件通过读写数据存储区获得仿真参数,并协同配合共同完成所有仿真计算任务,实现细粒度并行计算。
其中,通过所述输入口控制器、所述输出口控制器、所述缓冲通道实现带缓存的组合运算组件中运算器的连接关系的可变性;
进一步地,所述运算器采用Altera公司提供的双精度浮点数运算器IP核,包括:除法器、乘法器和加法器。
其中,所述缓冲通道由一条寄存器级联组成,缓冲通道的首端连接运算器的输出口,末端悬空,每个时钟缓冲通道中的数据都由首端集体向末端移动一个位置。
所述输入口控制器和输出口控制器具有通用性,包括:存储一系列控制指令的程序存储区、读取程序和解析程序的指令解码器、执行指令的多路开关。
其中,所述组合运算组件通过读写数据存储区获得仿真参数,并协同配合共同完成所有仿真计算任务,实现细粒度并行计算的步骤具体为:
指令解码器将程序存储区中的所有控制指令程序进行翻译;多路开关根据翻译后的控制指令程序执行指令完成数据存储区或缓冲通道到运算器输入口的数据流控制,输出口控制器负责从缓冲通道到数据存储区的数据流控制;
组合运算组件之间的协同配合是通过数据交换实现的,数据交换由交换站完成;
指令安排程序将仿真程序转化为带缓存的组合运算组件可执行的控制指令,并安排控制指令的执行顺序。
进一步地,所述指令安排程序将仿真程序转化为带缓存的组合运算组件可执行的控制指令,并安排控制指令的执行顺序具体为:
指令安排程序将仿真程序中每个基本运算看作一个任务,利用有向无环图描述任务之间的依赖关系,通过表调度思想实现控制指令的安排。
进一步地,所述通过表调度思想实现控制指令的安排的步骤具体为:
以理想最早启动时间为主权值、理想最晚启动时间为次权值、缓冲通道取出位置为第三权值确定指令的优先级排序,根据资源的占用情况为指令选择执行资源。
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