[发明专利]一种超大规模集成电路门级网表仿真的加速方法

说明书

技术领域

本发明涉及计算机应用技术，是一种超大规模集成电路门级网表仿真的加速方法，它属于超大规模集成电路仿真验证领域。

背景技术

芯片设计实现大致分为前端逻辑设计综合与后端物理设计综合两个部分。其中，后端物理设计实现包括时钟树综合、布局布线、功耗分析、物理验证和可制造性设计等多个步骤。在芯片设计中，前端逻辑的定义、开发、综合、集成和验证固然重要。但是随着半导体制造工艺的发展，一块芯片要去流片，进而量产，其后端物理设计实现显得非常关键。

为了保证芯片功能和实现的正确性，验证将贯穿于芯片的整个设计实现过程。验证是在设计过程中确认所设计的电路功能的正确性。验证可以通过软件仿真(Software Simulation)、硬件加速器验证(Hardware Emulation)和形式验证(Formal Verification)等方法进行，它是在流片之前要做的工作。

软件仿真是指利用仿真激励，通过仿真软件，对SoC体系结构进行功能验证。软件仿真分为前端仿真和后端仿真。前端仿真是指对SoC的RTL代码进行仿真，主要验证体系结构功能的正确性。后端仿真是指利用时序信息文件(Standard Delay File，sdf)，对SoC的门级网表(Gate Level Netlist)进行仿真，主要验证体系结构实现的正确性，重点是验证时序是否收敛。

随着SoC设计技术手段的发展和越来越多样化的应用需求，SoC体系结构越来越复杂，芯片规模越来越庞大。超大规模集成电路门级网表的仿真验证难度越来越大，所消耗的时间越来越长，严重阻碍验证工作的进展，是设计人员和验证人员十分头疼的工作。

例如，以一个64核128G内存的服务器作为验证平台，验证目标是一个约1亿门级的SoC网表，配合时序信息文件，仿真工具编译过程需要约40分钟；仿真运行时，处理器读取并执行一条指令需要约5分钟。那么，执行一个配置100个寄存器的程序，约250条指令，后仿需要约20个小时。不难看出，超大规模集成电路门级网表的仿真速度十分缓慢，需要有方法加速该过程，提高验证效率。

发明内容

为了解决超大规模集成电路门级网表的仿真速度十分缓慢的问题，本发明提出了一种超大规模集成电路门级网表仿真的加速方法，可以极大程度缩短了超大规模集成电路门级网表的仿真时间，提高了验证效率。

本发明提出的一种超大规模集成电路门级网表仿真的加速方法，包括

步骤1，对集成电路各个模块的验证程序进行单独设计，并筛选有效的寄存器进行配置形成精简的仿真激励；

步骤2，对寄存器进行配置，利用精简的仿真激励，对SOC的RTL级代码进行仿真验证，设置关键寄存器和关键时间点，获取并保存关键寄存器在关键时间点的输出值；

步骤3，依据保存的关键寄存器在关键时间点的输出值，筛选出输出值与初始值不同的关键寄存器；

步骤4，门级网表仿真运行开始后，在集成电路对应模块完成复位之后并在工作之前的时间内，利用获取的关键寄存器的输出值的对步骤3中筛选的关键寄存器进行赋值，然后继续进行门级网表仿真工作。

优选的，步骤2中所述的关键寄存器是电路各个模块的功能配置寄存器；所述的关键时间点是电路各个模块的功能配置寄存器配置完毕的时刻。

优选的，步骤3中筛选出输出值与初始值不同的关键寄存器后，根据门级网表的命名规则，将所述的关键寄存器的每一位输出值赋值为非初始化值。

优选的，步骤2中关键寄存器输出值成功获取后，后续各种基于该状态进行仿真验证的工作开始后，在集成电路对应模块完成复位之后并在工作之前的时间内，利用获取的关键寄存器的输出值的对相应的寄存器进行赋值，代替寄存器配置过程。

本发明对集成电路各个模块的验证程序进行单独设计，并筛选有效的寄存器进行配置形成精简的仿真激励，可以很轻松的完成一定程度的网表仿真加速工作；关键寄存器输出值成功捕获后，后续各种基于该状态进行仿真验证的工作，均可以省略一系列寄存器配置的过程，极大程度缩短了超大规模集成电路门级网表的仿真时间，提高了验证效率。

附图说明

图1是本发明的方法流程示意图；

图2是本发明加速效果的对比示意图。

具体实施方式

为了使本发明的技术方案和优点更加易于理解，以下结合具体实施案例和附图，对本发明作进一步的详细说明。

本发明的一种超大规模集成电路门级网表仿真的加速方法，如图1所示包括以下步骤：