[发明专利]基于查找表的CDR中QC-LDPC并行编码器

说明书

技术领域

本发明涉及数字广播领域，特别涉及一种CDR系统中QC-LDPC码编码器的并行实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验(Low-Density Parity-Check,LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator,SRAA)加以实现。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j(1≤i≤a,1≤j≤t)构成的阵列，t＝a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。a路并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。

CDR是中国数字广播的英文简称，英文全称是China Digital Radio。CDR标准采用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t＝36和b＝256。图1给出了不同码率η下的参数a和c。

CDR系统中QC-LDPC高速编码的现有解决方案是采用a路并行SRAA法，实现四种码率QC-LDPC码的并行编码器共需317952个寄存器、281088个二输入与门和281088个二输入异或门。当采用FPGA实现时，需要较多的逻辑资源，势必会造成设备成本高，功耗大。

发明内容

针对CDR系统多码率QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种基于查找表的并行编码方法，充分利用FPGA逻辑资源中的查找表功能，能在保持编码速度不变的前提下，有效减少资源需求。

如图2所示，CDR系统中多码率QC-LDPC码的并行编码器主要由4部分组成：寄存器、查找表、bc位二输入异或门和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t；第2步，寄存器R₁～R_a串行左移1次，查找表L₁～L_x分别输入向量h₁～h_x和输出向量v₁～v_x，bc位二输入异或门B₁～B_x-1对向量v₁～v_x求和，得到向量v_x+1，b位二输入异或门A_l将向量v_x+1的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l，其中，1≤l≤c；第3步，重复第2步b-1次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p＝(p₁,p₂,…,p_c)；第4步，并行输出码字(s,p)。

本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了不同码率η下的参数a、c和x；

图2是CDR系统中兼容四种码率QC-LDPC码的并行编码器整体结构；

图3比较了传统的a路并行SRAA法与本发明的资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。