[发明专利]半导体装置和显示装置

说明书

本发明名称为半导体装置和显示装置。本发明的目的就是提供一种具有不容易退化的电路的半导体装置。本发明的一个方式是一种半导体装置，包括：第一晶体管；第二晶体管；第一开关；第二开关；以及第三开关，其中所述第一晶体管的第一端子连接于第一布线，其第二端子连接于第二布线，所述第二晶体管的栅极及第一端子连接于所述第一布线，其第二端子连接于所述第一晶体管的栅极，所述第一开关连接于所述第二布线和第三布线之间，所述第二开关连接于所述第二布线和所述第三布线之间，并且所述第三开关连接于第一晶体管的栅极和所述第三布线之间。

技术领域

本发明涉及半导体装置及其驱动方法。

背景技术

近年来，随着例如液晶电视等的大显示装置的增加，对显示装置的研究开发日益火热。特别是，由于使用由非单晶半导体构成的晶体管在与像素部相同的衬底上构成栅极驱动器等的驱动电路的技术极有利于制造成本的减少或可靠性的提高，因此对其的研究开发日益火热。

但是，使用非单晶半导体的晶体管退化。结果，发生迁移率的降低或阈值电压的上升(减小)等。尤其是在栅极驱动器中，具有将负电压(也称为L电平的电位)供给给栅极信号线的功能的晶体管(也称为下拉晶体管)显著呈现上述退化。这是因为在未选择栅极信号线时下拉晶体管导通而将负电压供给给栅极信号线的缘故。就是说，这是因为如下缘故：由于未选择栅极信号线，所以在一帧期间下拉晶体管大多导通。

在专利文献1中已公开能够抑制下拉晶体管的退化的栅极驱动器，以解决上述问题。在专利文献1中，在栅极驱动器的各级中设置有能够输出脉冲的电路(例如，专利文献1的图7所示的保持控制部350)，以抑制下拉晶体管的退化。另外，使用该电路的输出信号控制下拉晶体管的导通状态。该电路与时钟信号等同步地输出脉冲。因此，因为可以使下拉晶体管导通的时间缩短，所以可以抑制下拉晶体管的退化。但是，上述能够输出脉冲的电路包括在一帧期间大多导通的晶体管Q32。由此，晶体管Q32退化。

专利文献1日本专利申请公开第2005-50502号公报

发明内容

作为本发明的一个方式，在具有第一及第二晶体管、第一至第三开关的半导体装置中，抑制第一及第二晶体管、第一至第三开关的退化。或者，在具有第一至第五晶体管的半导体装置中，抑制第一至第五晶体管的退化。或者，半导体装置除了上述以外还具有第六晶体管，而抑制第一至第六晶体管的退化。或者，半导体装置除了上述以外还具有第七晶体管，而抑制第一至第七晶体管的退化。

本发明的一个方式是一种半导体装置，包括：第一晶体管；第二晶体管；第一开关；第二开关；以及第三开关，其中第一晶体管的第一端子连接于第一布线，其第二端子连接于第二布线，第二晶体管的栅极及第一端子连接于第一布线，其第二端子连接于第一晶体管的栅极，第一开关连接于第二布线和第三布线之间，第二开关连接于第二布线和第三布线之间，并且第三开关连接于第一晶体管的栅极和第三布线之间。

在上述方式中，也可以具有第一期间和第二期间，在第一期间，第一开关、第二开关和第三开关截止，并且第一布线的电位成为H电平，而在第二期间，第一开关截止，第二开关和第三开关导通，并且第一布线的电位成为L电平。

本发明的一个方式是一种半导体装置，包括：第一晶体管；第二晶体管；第三晶体管；第四晶体管；以及第五晶体管，其中第一晶体管的第一端子连接于第一布线，其第二端子连接于第二布线，第二晶体管的栅极及第一端子连接于第一布线，其第二端子连接于第一晶体管的栅极，第三晶体管的栅极连接于第四布线，其第一端子连接于第三布线，其第二端子连接于第二布线，第四晶体管的栅极连接于第五布线，其第一端子连接于第三布线，其第二端子连接于第二布线，并且第五晶体管的栅极连接于第五布线，其第一端子连接于第三布线，其第二端子连接于第一晶体管的栅极。

在上述方式中，也可以采用如下结构：第五晶体管的沟道宽度大于第二晶体管的沟道宽度，并且第二晶体管的沟道宽度大于第一晶体管的沟道宽度。