[发明专利]一种内嵌8051IP核的FPGA信息处理系统

说明书

技术领域

本发明涉及宇航计算机技术领域，特别涉及一种内嵌8051IP核的FPGA信息处理系统。

背景技术

长期以来，单片机以其性价比高、体积小、功能灵活等方面的独特优点被广泛应用于宇航产品中。但受其内部资源的限制，单片机需要在片外扩展众多硬件资源以满足不同应用的需求。随着EDA(ElectronicDesignAutomation,电子设计自动化)技术的发展，可重构的嵌入式MCU核—DW8051核、功能复杂的IP核及各种功能强大的EDA工具的出现，使得将MCU、存储器和一些外围电路集成到一个芯片中成为可能。

现场可编程门阵列(FieldProgrammableGateArray，FPGA)正是由于其功能强大、可重复编程、可以嵌入多种IP核、资源丰富等显著优势，被广泛应用于宇航信息处理装置中。但FPGA使用于空间环境中存在抗空间辐射能力差，容易发生SEU(SingleEventUpset，单粒子翻转)故障对卫星功能造成了不同程度的故障，因此必须采取一定的抗辐加固措施以提高其可靠性。

发明内容

本发明的目的在于提供一种内嵌8051IP核的抗辐射高可靠FPGA信息处理装置，以实现现有星载信息处理装置的小型化、抗辐射、高可靠。

具体的技术方案如下：

一种内嵌8051IP核的FPGA信息处理系统，包括FPGA芯片、反熔丝PROM芯片、回读刷新ASIC芯片及外设器件，其中，

所述反熔丝PROM芯片设置于所述FPGA芯片外部，作为程序存储器内部存储所述FPGA芯片的第一配置信息，系统加电后所述FPGA芯片从所述反熔丝PROM芯片中加载第一配置信息；

所述回读刷新ASIC芯片设置于所述FPGA芯片与所述反熔丝PROM芯片之间，用于周期性的读取所述FPGA芯片内部的第二配置信息，并与所述反熔丝PROM芯片中第一配置信息进行比对，当两者数据不一致时，则对所述FPGA芯片内部的第二配置信息进行刷新操作或重新加载；

所述外设器件通过接口连接于所述FPGA芯片外部，用于对所述FPGA芯片进行功能性扩展。

进一步的，所述FPGA芯片内部嵌有复数个8051IP核，所述8051IP核作为所述FPGA芯片的控制核心CPU，用于逻辑数据运算和软件流程控制。

进一步的，所述8051IP核外部连接复数个RAMIP核，所述RAMIP核作为CPU的数据缓存区，系统运行过程中CPU将运算过程数据存至所述RAMIP核中并在需要时将运算过程数据从所述RAMIP核中读出。

进一步的，所述8051IP核外部连接复数个ROMIP核，所述ROMIP核作为CPU的程序存储区，用于存放CPU运行过程中的指令程序，系统加电后CPU从所述ROMIP核中逐条读取程序并译码执行。

进一步的，所述FPGA芯片内部设置有复数个表决器，所述表决器与所述功能模块连接。

进一步的，所述8051IP核外部连复数个接功能模块，所述功能模块可实现CPU控制及访问所述表决器。

进一步的，所述功能模块包括总线控制模块、串行通讯模块、遥测模块、程控指令模块中任一一项或多项。

进一步的，所述FPGA芯片内部的8051IP核、ROMIP核、RAMIP核、功能模块及表决器的数量相同，且均采用三模冗余设计。

进一步的，所述外设器件为模数转换器、数模转换器、指令驱动芯片、总线通讯芯片中任一一项或多项。

与现有技术相比，本发明具有以下有益效果：

1.8051IP核放置于FPGA内部具有灵活性高、小型化优点；

2.对核心器件FPGA采取回读刷新操作，可以提高其抗辐射性能；

3.反熔丝PROM芯片和回读刷新ASIC芯片采用反熔丝工艺，具有较高的抗空间辐射指标，可以应对空间高能粒子干扰；

4.RAM设计采用IP核方法使用FPGA内部的RAM资源，可实现信息处理系统的小型化设计；

5.ROM设计采用IP核方法使用FPGA内部的ROM资源，可实现信息处理系统的小型化设计；

6.采取三模冗余TMR(TripleModularRedundancy)设计可有效预防可见高能粒子对系统的干扰，提高整个信息处理系统的可靠性；

7.此系统具有体积小、功耗低、成本低、可靠性高等优点。

附图说明

图1为本发明的整体结构示意图；

图2为本发明8051IP核与IP核互连原理框图；