[发明专利]一种高效的视频解码参考帧取数方法及设备

说明书

本发明提供一种视频解码参考帧取数设备，所述设备包括控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接。本发明还提供一种该设备所对应的方法，所述方法利用AXI总线的多ID特性，实现顺序地址入cache，乱序数据出cache，减少了参考帧的取数时间，提高了视频流的解码效率。

技术领域

本发明涉及视频解码领域，特别涉及一种视频解码参考帧取数方法及设备。

背景技术

随着新一代视频解码标准的发展，例如HEVC，VP9(其中，HEVC的英文全称为HighEfficiency Video Coding，它是一种新的视频压缩标准；VP9是一个由Google开发的开放式，无使用授权费的视频压缩标准)，高清及超高清的视频流得到了越来越多的普及，而参考帧的读取也逐渐成为了视频解码的瓶颈和关键问题。由于参考帧具有重复读取的特性，现有的解码器通常都会引入cache(高速缓冲存储器)机制，该cache中存储有大量需要频繁使用的数据，用于减少参考帧读取的总带宽。但现有的解码器在引入cache机制的同时，通常都采用先入先出的原理，即地址命令顺序进入，数据顺序取出，没有将cache的机制很好地发挥出来，增大了视频解码读取参考帧的时间，进而又影响到了整个解码器的性能。

发明内容

本发明要解决的技术问题之一，在于提供一种视频解码参考帧取数方法，该方法利用AXI总线的多ID特性，实现顺序地址入cache，乱序数据出cache，减少了参考帧的取数时间，提高了视频流的解码效率。

本发明是这样实现技术问题之一的：一种视频解码参考帧取数方法，该方法需要提供控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接，所述方法包括如下步骤：

步骤10、控制器利用AXI总线向cache顺序发送视频流的各参考块的地址命令；

步骤20、cache顺序接收各参考块的地址命令，并顺序查找每一地址命令所对应的地址，且若当前查找的地址命令命中，则将该地址所对应的数据返回给控制器，同时cache继续查找下一个地址命令的地址；否则若当前查找的地址命令未命中，则将未命中的地址命令转发给外部存储器DDR，同时cache继续查找下一个地址命令的地址；

步骤30、外部存储器DDR根据转发的地址命令查找地址获取数据，并将获取的数据通过cache返回给控制器；该步骤仅在cache中地址命令未命中时执行；

步骤40、控制器将接收的数据存储到存储器中，并控制存储器对数据进行拼接，且每拼接好一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用。

进一步地，所述步骤40具体为：

控制器将接收的数据存储到存储器中，并控制存储器以参考块为单位对数据进行拼接，且不同参考块之间的数据互不影响，在拼接时，每拼接成一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用；对于未拼接完整的参考块，则需要在存储器内继续等待数据，直到拼接成完整的参考块后，控制器再控制存储器将参考块发送给下级数据使用模块使用。

本发明要解决的技术问题之二，在于提供一种视频解码参考帧取数设备，该设备利用AXI总线的多ID特性，实现顺序地址入cache，乱序数据出cache，减少了参考帧的取数时间，提高了视频流的解码效率。

本发明是这样实现技术问题之二的：一种视频解码参考帧取数设备，该设备包括控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接；