[发明专利]一种改善差分走线阻抗失配的设计方法

说明书

技术领域

本发明涉及信号完整性技术领域，尤其涉及一种改善差分走线阻抗失配的设计方法。

背景技术

随着互联网的快速发展以及市场竞争的不断加剧，产品周期和产品质量也面临着越来越苛刻的要求。从产品研发设计阶段到量产出货要经历数十个流程，随着设计经验的积累和仿真技术的日益成熟，设计阶段的问题避规能力越来越强。在PCB制程方面，由于工序繁多、自动化程度不够高等原因，操作员的人为疏忽却是无法避免的，而且，此类问题的出现是随机的、不可预知的，这将极大的影响项目计划，给项目带来不确定性。

例如：在某SAS存储背板产品开发时，其EVT阶段PCB板加工后，实测阻抗超出Spec规定100ohm+/-10%要求，其测试SAS信号Topology及阻抗值。因此，为确保产品质量，需要PCB制板厂重新加工一批PCB板。同时，将该批次不良板抽出5片进行PCBA加工焊接上件后，对其进行信号测试，分析此批次不良板是否还能满足信号质量要求。

对于Server产品的开发，主板上的各种高速信号都有各自要求的特性阻抗值，如PCIE Gen3阻抗为85ohm，SATA阻抗为100ohm， DDR4阻抗为40ohm等。因此，在PCB设计时，我们将按此阻抗值进行layout差分线宽线距设计，同时，PCB厂也以此阻抗值进行目标管控。但PCB板加工流程比较复杂，由于某环节工艺疏漏，常常会出现一批PCB板阻抗超标。这样，此批PCB板就需要重新加工，从而会导致PCBA厂焊接元器件及后期产品功能测试的延迟，严重影响项目开发计划。

发明内容

为了解决该问题，本发明提出了一种改善差分走线阻抗失配的设计方法，可以使超标的阻抗值满足在目标阻抗范围内，以便按计划启动产品功能测试，避免项目进度的延迟。

本发明提出一种改善差分走线阻抗失配的设计方法。在Server产品的开发中，主板上的各种高速信号都有各自要求的特性阻抗值（比如：PCIE Gen3信号阻抗为85ohm、SATA信号阻抗为100ohm、 DDR4信号阻抗为40ohm等）。在PCB设计时，需要将按此阻抗值对高速信号的layout走线进行差分线宽线距进行设定仿真，并通过仿真对layout走线进行调整，使得这些高速信号在PCB走线的阻抗值控制在给定的范围内，PCB厂也以此阻抗值进行目标管控。但PCB板加工流程比较复杂，一旦某个环节的工艺出现疏漏，常常会造成一批PCB板阻抗超标。这样，此批PCB板就需要重新加工，从而引起PCBA厂焊接元器件及后期产品功能测试的延迟，严重影响项目开发计划。为此，本文提出一种改善差分走线阻抗失配的设计方法：在差分线之间并接合适电阻，使其高阻抗降低到目标值管控范围之内。此方法可有效改善信号质量，阻抗匹配后的板卡可如期进行产品功能测试，保证计划顺利进行。

具体实施步骤如下：

1）、上件PCB板进行阻抗实测，看是否超出阻抗公差；

2）、上件PCB板进行信号眼图测试，观察其信号Jitter是否过大；

3）、在差分线之间并接可调电阻；

4）、再次进行信号眼图测试，调节电阻值直至Jitter抖动满足信号要求。

利用电阻并联原理，即差分线并接电阻与差分线特性阻抗进行并接，其等效信号传播路径阻抗会整体偏低；调节并接电阻值，使其高阻抗降低到目标值管控范围之内。

进行rework调试，然后再测试阻抗超标的SAS通道，使阻抗值满足目标阻抗管控范围之内，同时，再次进行SAS眼图的测试，观察其信号Jitter的改善情况。

本发明的有益效果是

可以使超标的阻抗值满足在目标阻抗范围内，改善信号失真问题，以便按计划启动产品功能测试，避免项目进度的延迟。

通过在阻抗失配的差分线之间并接电阻前后的眼图对比，可快速定位引起信号失真的主要因素是否是阻抗失配，而不用等待重新加工的PCB板来验证，提高板卡debug效率。

具体实施方式

下面对本发明的内容进行更加详细的阐述：

 具体实施步骤如下：

1）、上件PCB板进行阻抗实测，看是否超出阻抗公差；

2）、上件PCB板进行信号眼图测试，观察其信号Jitter是否过大；

3）、在差分线之间并接可调电阻；

4）、再次进行信号眼图测试，调节电阻值直至Jitter抖动满足信号要求。