[发明专利]具有垂直沟道的半导体器件

说明书

本发明涉及具有垂直沟道的半导体器件。本发明提供了半导体器件及制造方法，用于使沟道和栅极长度与光刻无关。此外，本发明提供了半导体器件及制造方法，用于增加漏极与沟道之间的电阻率以允许更高电压操作。例如，本发明提供了一种半导体器件，所述半导体器件包括注入于半导体基板中形成源极或漏极中的一者的第一掺杂层及设置于第一掺杂层上的栅极金属层。所述半导体器件还包括设置于栅极金属层上形成源极或漏极中另一者的第二掺杂层，其中第一掺杂层、栅极金属层及第二掺杂层形成半导体器件的层垂直堆叠体。所述半导体器件还包括形成于沟槽中的导电沟道，所述沟槽垂直延伸穿过层垂直堆叠体并终止于半导体基板处。

相关申请交叉引用

本申请主张于2014年7月3日提交的美国临时专利申请号62/020,960以及于2014年10月31日提交的美国专利申请号14/529,959的权益，其全部内容结合于此作为参考。

技术领域

本发明大体上涉及具有垂直沟道的半导体器件及其制造方法。

背景技术

在常规硅晶体管中，包括源极、栅极和漏极，沟道长度(LG)为在硅基板内源极至漏极之间的长度。此沟道长度受到光刻能力限制。在常规方法中，沟道长度可为不小于28nm或20nm。20nm的沟道长度可使用两次或多次图案化实现，这是昂贵的，因为多次图案化增加了处理成本。随着半导体更小化的需求增加，甚至需要制造小于20nm的沟道长度。随着沟道长度变得越来越小，栅极电压也随之减小。然而，由于栅极电容耦合，栅极电压不能随着沟道长度的比例变化而变化。换言之，更小沟道长度的一个好处在于可施加更小栅极电压。然而，此栅极电压不能小于耦合在在常规横向晶体管中的栅极电容所承受的极值。此外，更小沟道长度可导致在断开状态下源极/漏极泄漏的增多。此外，小的沟道长度可引起漏端引入的势垒降低(DIBL)效应，当施加高漏极电压时，所述漏端引入的势垒降低(DIBL)效应可导致晶体管过早导通。并且，制造更小沟道长度常规方法面临包括沟道掺杂均匀性、线边缘粗糙度及多次图案化要求过高成本的多个挑战。

当前投影光刻印刷技术可限制沟道长度。此外，小于78nm的接触式多晶间距(CPP)要求多次图案化的分辨率和可制造性。此外，极紫外线(EUV)可印刷小沟道长度，然而，当前吞吐量非常慢且成本高，使EUV不可取。

已经尝试开发更小沟道长度的三维(3D)晶体管。例如，FinFET晶体管具有薄硅“鳍”，其中每个鳍包括盘绕在导电沟道上的双栅极区。FINFET已经按照16nm或14nm的沟道长度进行制造。然而，这些3D晶体管具有与常规2D(例如，平面)晶体管相似的限制，如：受光刻能力限制的沟道长度；与器件间距耦合的栅极长度；栅极电容耦合的负面影响；断开状态的源极/漏极泄漏；DIBL效应等。此外，制造3D晶体管比2D晶体管更加昂贵。并且，因为鳍为预制造，所以在3D晶体管中栅极宽度仅可为预制造鳍的宽度的函数且不易改变。此外，由于3D的结构，耦合电容更高且制造更具有挑战性，因为3D结构的应力控制和均匀性的产量容易产生问题。

发明内容

根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括：第一掺杂层，注入(implant，植入)半导体基板中形成源极或漏极中的一者；栅极金属层，设置于所述第一掺杂层上；第二掺杂层，设置于所述栅极金属层上形成所述源极或所述漏极中的另一者，其中所述第一掺杂层、所述栅极金属层及所述第二掺杂层形成所述半导体器件的层垂直堆叠体；以及导电沟道(conduction channel)，形成于沟槽中，所述沟槽垂直延伸穿过所述层垂直堆叠体并终止于所述半导体基板处。

优选地，所述半导体器件还包括：金属栅极功函数(metal gate work-function)，在所述沟槽内形成于所述栅极金属层的一部分上；以及高k电介质，在所述沟槽内生长于所述金属栅极功函数上。