[发明专利]一种基于FPGA的大素数暨大素数族的快速生成方法

说明书

技术领域

本发明属于电子电路技术领域，特别涉及一种基于FPGA的大素数暨大素数族的快速生成的实现方法，可适用于各种加密技术和科学研究。

背景技术

素数由于其唯一性和无穷性，在数学和加密领域有着无法替代的地位。但也因此，使得寻找素数并没有规律可言。由于素数生成算法复杂的计算过程，其使用一般局限于计算机平台上。同时，由于计算机的串行运行模式和计算位宽的限制，在寻找较大素数的时候其速度将会急速下降。

FPGA(Field-ProgrammableGateArray)技术既有ASIC(ApplicationSpecificIntegratedCircuit)集成电路技术的高性能、高可靠性、高集成度的优点，同时由于其可编程能力，克服了普通ASIC设计灵活性差、周期长、投资费用大的缺点。FPGA芯片不仅性能高、保密性强，同时芯片采用一种并行的运行方式。在进行FPGA开发时，常常设计多个模块，并行计算，提高处理速度。FPGA芯片对计算位宽没有很强的限制，不同模块的计算位宽可根据不用功能的需要自行设定，这一特点在处理大数据计算时有很大优势。由于FPGA出色的性能，使其广泛应用在通讯领域、医疗领域和军事领域。但FPGA的开发难度较大，实际应用时需要对不同算法进行不同程度的修改，才能在FPGA上实现。

发明专利1(发明人：刘诗章、陈豫生，“一种适用于信息加密技术应用的素数族快速生成方法”：专利申请号：201110253413.7)通过选择模M＝30的缩剩余系，建立可能的素数族。同时，根据可能素数族中合数的分布规律和特点，删除可能素数族中的全部合数，从而可以快速准确的生成任意位置的全部素数。这一发明使用一种并行思想生成素数，在生成过程中并没有复杂计算，非常适合通过具有并行计算特点的FPGA来实现。同时，FPGA在计算位宽上比较灵活，并没有固定计算位宽的限制。

目前，国内外在素数生成方面取得了一定的成果，但并不多见，而其中将素数生成算法在FPGA芯片上实现的则更少。如文献1(姚霁.RSA算法中大素数硬件生成方法研究与设计.科学技术与工程，2013.(1).P13)中所述的大素数硬件生成方法，是一种筛选法。这种方法在筛选过程中需要反复进行多次加法，并没有利用合数的分布规律进行筛选。文献1中的方法，仅在电脑上进行了软件仿真，而本发明方法已经在FPGA芯片上实现，可在短时间内获得大素数暨大素数族。发明专利2(发明人：B·菲克斯、C·克拉维耶、P·派里尔、L·蒂埃里，“生成被验证适用于芯片卡的素数的方法”：专利申请号：201280062261.5)提出了一种适用于芯片卡的素数生成方法，其计算过程较为复杂，在实现过程中具有一定的困难。而本发明在筛选过程中不进行任何计算，通过比较便可实现筛选过程。发明专利3(发明人：MarcJoye，SaintZacharie，Paillier，Paris(FR)，“Methodforgeneratingarandomprimenumberwithinapredeterminedinterval”：专利申请号：US7149763B2)提出了一种素数生成方法。这种方法通过一定的运算生成一个可能是素数的数，然后对其进行素性检测。若不是素数，则重新生成一个可能是素数的数，再次进行素性检测。该方法需要花费大量的时间来寻找素数，反复进行素性检测。每一次的素性检测花费大量的时间，进行大量复杂的运算。而本发明在素数生成过程中，相当于只进行了一次素性检测，便可生成多个素数或素数族。同时，本发明针对于FPGA芯片的特点，对发明专利1中所述大素数生成方法进行修改，并在FPGA芯片上实现，较大的提高了素数生成速度。

本发明即是在专利1提出的素数快速生成方法的基础上，结合FPGA技术特点，延伸创新出来的一种基于FPGA的大素数生成方法。本发明方法通过FPGA芯片，可快速生成任意位置、任意大小的素数族。从而实现了在小型平台上快速生成大素数族的功能，为小型移动设备的信息加密技术提供了最完备的素数资源。

本发明就是公开一种基于FPGA的大素数暨大素数族的快速生成方法，具有较高的灵活性和拓展性，使用模块化的设计方式。可根据实际应用调整计算速度和硬件消耗资源。

发明内容

本发明的目的在于提供一种基于FPGA的大素数暨大素数族的快速生成方法，快速生成任意位置、任意大小的一定数量的素数。使其在随机性、计算速度、生成素数的大小等性能方面可满足信息实时加密的需求。