[发明专利]一种用于杂散抑制的小数分频电路

说明书

技术领域

本发明属于信号源领域，涉及一种用于杂散抑制的小数分频电路。

背景技术

随着现代雷达和无线电通信技术等的发展，各种电子设备对其内部应用或系统测试使用的频率合成器不断提出更高的要求。其中，重要的一点就是要有极高的频率分辨率和优良的相位噪声。如用于计量定标的高性能合成信号发生器通常就要求其频率合成器的输出频率分辨率达到赫兹量级甚至更高。为满足系统对高频率分辨率低噪声的要求，小数频率合成技术近年来得到了很多应用。然而，由于对环路反馈分频比的控制，必然会产生相位扰动和寄生信号，带来严重的小数杂散。其中，∑-Δ调制技术具有抑制杂散和相位噪声的能力。但是从国外推出的小数频率合成器集成芯片的技术指标来看，其频率分辨率、相位噪声和杂散抑制等都难以满足高品质信号源的要求。

锁相式小数分频频率合成器以在同样的参考频率下实现更高的频率分辨率的优点逐渐取代了传统的整数分频频率合成器。然而在现有的技术条件下，还无法实现小数分频，只能用可变整数分频器采用一种平均的方法来实现小数分频的功能。但这种平均式小数分频器本身存在一定缺陷。当环路锁定时，输入到鉴相器两端信号的频率之间存在一定的相位差，然而这个相位差会随着时间不断的积累，当相位差正好为2π时，会进入另外一个循环周期，由于相位误差信号是一个周期的阶梯型电压，其中的低频分量不受环路滤波器的影响直接调制在VCO上，使得VCO输出信号产生很大杂散。目前小数分频电路的基本结构如图1所示。

∑-Δ调制技术类似于一种抖动技术，通过控制分频器的分频比，打乱控制序列原有的周期性，从而达到消除杂散的目的，同时具有噪声整形的能力，能通过过采样将低频噪声能量推移到高频，使得频率合成器带内相位噪声大大降低。∑-Δ调制器虽然能够在一定程度上减小杂散，但由于数字表述的局限性，其归一化输入只能是有理分数，而调制器对归一化输入为有理分数非常敏感，其中最为敏感的为调制器输出序列的极限环现象(Limit Cycle)，即调制器输出序列呈现周期性。从数字系统观点来看，调制器是由一系列数字运算单元和寄存器所组成的有限状态机，必然会产生周期性输出序列。因此，对于归一化输入为有理分数的调制器来说，周期性是其基本特征。输出序列的周期取决于输入，内部机制及其初始状态以及调制器的具体结构。党输出序列的周期非常短，量化噪声功率分布在采样频率有限个数频率点上，导致调制器量化噪声谱分量(Idle Tone)的产生，进而恶化频率合成器输出信号的频谱纯度。综上，目前现有技术中的小数分频电路存在如下缺点：1、ASIC芯片频率合成器，周期长，成本高，小数频率精度不高，功能单一，无法进行调频调相等功能，内部的随进抖动方案尚未给出。2、电路板级数模混合电路的频率合成器，由于内部时钟抖动和电路延迟和数模混混合电路接口的不匹配等原因，输出分频比存在不稳定状态，造成输出信号杂散和相位噪声恶化。3、FPGA的∑-Δ调制器存在极限环现象，造成信号杂散恶化。

发明内容

针对现有技术中存在的上述技术问题，本发明提出了一种用于杂散抑制的小数分频电路，其采用如下技术方案：

一种用于杂散抑制的小数分频电路，包括依次连接的鉴相器、环路滤波器和压控振荡器；所述小数分频电路还包括分频器、同步模块和∑-Δ调制器；其中，

压控振荡器的输出信号，一路直接输出，另一路反馈至分频器；

参考时钟信号分为两路，一路进行二分频后进入鉴相器作为鉴相参考时钟信号，另一路作为同步模块的时钟信号，用于将∑-Δ调制器产生的分频比拍打入分频器；

分频器产生的分频时钟信号至少分为两路，一路进入鉴相器反馈鉴相信号，另一路进入∑-Δ调制器并作为所述∑-Δ调制器的时钟信号。

进一步，所述小数分频电路还包括随机抖动模块，用于产生1bit随机序列并输入到∑-Δ调制器内；分频器产生的分频时钟信号还有一路进入随机抖动模块并作为所述随机抖动模块的时钟信号。

进一步，所述随机抖动模块包括用于产生1bit随机序列的线性移位寄存器，线性移位寄存器的位数为5～12位。

进一步，所述1bit随机序列的输入位置为∑-Δ调制器内小数位的最低位或∑-Δ调制器内中累加器的进位端。

进一步，所述参考时钟信号由晶振产生，频率范围为2～200MHz。

进一步，所述环路滤波器采用有源积分滤波器。

进一步，所述压控振荡器的输出范围为3～10GHz。

进一步，所述分频器为整数可编程分频器，分频范围为1～512。

进一步，所述∑-Δ调制器采用三级或者四级调制。