[发明专利]顶栅自对准金属氧化物半导体薄膜晶体管及制备方法

权利要求书

1.一种顶栅自对准金属氧化物半导体薄膜晶体管，包括有源层、栅介质层、栅电极、源漏电极，所述有源层位于衬底之上，栅介质层位于有源层之上，栅电极位于栅介质层之上，其特征在于有源层为金属氧化物半导体，包含沟道区、源区和漏区，源区和漏区分别位于沟道区的左侧和右侧；在淀积栅介质层之前，对整个有源层进行氩等离子体处理，等离子体处理之后，在有源层上表面形成高电导率层。

2.如权利要求1所述的顶栅自对准金属氧化物半导体薄膜晶体管，其特征在于，所述高电导率层的厚度范围为5～15纳米。

3.如权利要求1所述的顶栅自对准金属氧化物半导体薄膜晶体管，其特征在于，有源层金属氧化物材料为铟镓锌氧化物，或氧化锌及其掺杂体系包括锡、铟、镓、铝等III或IV族元素中的一种或者几种组合。

4.如权利要求1所述的顶栅自对准金属氧化物半导体薄膜晶体管，其特征在于，栅介质材料为二氧化硅、氮化硅或者高介电常数绝缘材料中的一种或者多种的组合。

5.如权利要求1所述的顶栅自对准金属氧化物半导体薄膜晶体管，其特征在于，栅电极导电薄膜为Al、Ti、Cr非透明金属中的一种或ITO、AZO、InO透明导电薄膜中的一种。

6.如权利要求1所述的顶栅自对准金属氧化物半导体薄膜晶体管的制备方法，其步骤包括：

1)在衬底上生长一层金属氧化物半导体薄膜，采用光刻、刻蚀，或者剥离工艺，去除有源区以外的区域，形成有源层区；

2)对整个有源层区进行氩等离子处理；

3)在有源层之上淀积一层栅介质层；

4)在栅介质层之上淀积一层导电层，采用光刻、刻蚀，或者剥离工艺定义出栅电极图形；

5)以栅电极为阻挡层刻蚀栅介质层，形成栅介质图形，栅介质图形下方有源层为沟道区，栅介质左右两侧分别为源区和漏区；

6)进入晶体管制备后道工艺，包括淀积钝化层、开接触孔、淀积导电层、定义导电层图形形成引出电极。

7.如权利要求6所述的制备方法，其特征在于，所述衬底为硅片、玻璃衬底或者塑料柔性衬底。

8.如权利要求6所述的制备方法，其特征在于，所述有源层金属氧化物淀积工艺为采用陶瓷靶材的磁控溅射技术生长，材料为铟镓锌氧化物或氧化锌及其掺杂体系，包括锡、铟、镓、铝等III或IV族元素中的一种或者几种组合。

9.如权利要求6所述的制备方法，其特征在于，在步骤5)中栅介质刻蚀、图形化完成后再一次进行氩等离子体处理。

10.如权利要求6所述的制备方法，其特征在于，步骤6)中钝化层为二氧化硅、氮化硅中的一种或者两者相互组合，采用PECVD工艺淀积，或者为高介电常数绝缘材料中的一种或者多种的组合，采用磁控溅射或ALD工艺淀积，当采用氮化硅作为钝化层时，在开接触孔之前，通过退火使氮化硅中的氢扩散进入器件源区和漏区。