[发明专利]伪栅极结构及其方法

说明书

本发明提供一种在多栅极器件结构内实施伪栅极结构的结构和方法，其中包括半导体器件，该半导体器件包括将第一有源区和第二有源区分隔开的隔离区。第一有源区邻近隔离区的第一侧而第二有源区邻近隔离区的第二侧。包括源极、漏极和栅极的器件形成在第一有源区内。源极区和漏极区中的其中一个邻近隔离区设置。伪栅极至少部分地形成在隔离区上方且邻近于源极区和漏极区中邻近隔离区设置的其中那个区域。在多个实例中，栅极包括具有第一厚度的第一介电层而伪栅极包括具有大于第一厚度的第二厚度的第二介电层。

技术领域

本发明总体涉及半导体领域，更具体地，涉及伪栅极结构及其形成方法。

背景技术

电子工艺对能够同时提供更多愈发复杂和精细功能的更小和更快电子器件的需求日益增长。因此，在半导体工业中持续地倾向于制造低成本、高性能和低功率的集成电路(IC)。到目前为止，通过按比例减小半导体IC尺寸(诸如，最小的特征尺寸)已很大程度地实现了这些目标，从而提高了生产效率和降低了相关成本。然而，这种按比例还增加了半导体制造工艺的复杂性。因此，实现半导体IC和器件的持续进步要求半导体制造工艺和技术的相似进步。

近来，已经引入多栅极器件试图通过增强栅极沟道耦合来提高栅极控制、减少断态电流以及降低短沟道效应(SCE)。已经引入的这种多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字源自于形成在衬底上且从该衬底处延伸的鳍状结构，并且该鳍状结构用于形成FET沟道。FinFET与常规的互补金属氧化物半导体(CMOS)工艺相兼容并且FinFET的三维结构允许其迅速地按比例缩小同时保持栅极控制和降低SCE。在制造诸如FinFET的先进半导体器件期间，可使用伪结构(即，没有电功能的结构)来诸如提供晶圆表面的一致的工艺环境(诸如，一致的形貌)。可选地，在一些实例中，这种伪结构可用作“后栅极”工艺的部分，其中，在半导体器件制造工艺的后续阶段中，有源栅极结构代替伪栅极结构。特别是因为晶体管器件已持续地迅速按比例减小，伪结构与先进的晶体管器件(诸如，FinFET器件)的集成已产生了许多新挑战。总之，现有半导体制造技术还没有证明完全满足所有方面的要求。

发明内容

根据本发明的一个方面，提供了一种半导体器件，包括：隔离区，将第一有源区和第二有源区分隔开，其中，第一有源区邻近隔离区的第一侧，而第二有源区邻近隔离区的第二侧；器件，包括形成在第一有源区内的源极区、漏极区和栅极，其中，源极区和漏极区邻近栅极设置且位于栅极的任一侧，并且源极区和漏极区的其中一个邻近隔离区的第一侧设置；以及伪栅极，至少部分地形成在隔离区上方，并且与邻近隔离区的第一侧的源极区或漏极区相邻，其中，栅极包括具有第一厚度的第一介电层，并且伪栅极包括具有大于第一厚度的第二厚度的第二介电层。

优选地，第二介电层的厚度与形成在半导体器件的输入/输出(I/O)区内的I/O器件的栅叠件的介电层的厚度基本相等。

优选地，第一介电层具有约10埃至20埃的厚度。

优选地，第二介电层具有约30埃至50埃的厚度。

优选地，该半导体器件还包括：衬底，衬底包括从其自身处延伸的鳍，其中，第一有源区包括鳍的第一部分而第二有源区包括鳍的第二部分。

优选地，该半导体器件还包括：第一基脚区，形成在第一有源区和隔离区之间的界面处，其中，伪栅极形成在第一基脚区上方。

优选地，该半导体器件还包括：第二基脚区，形成在第二有源区和隔离区之间的界面处，其中，伪栅极形成在第二基脚区上方。

优选地，该半导体器件还包括：第二基脚区，形成在第二有源区和隔离区之间的界面处，其中，伪栅极形成在第一基脚区和第二基脚区之间。

优选地，该半导体器件还包括：多个其他的伪栅极，设置在鳍上方。

优选地，多个其他的伪栅极包括具有第一厚度的第一介电层。