[发明专利]一种基于逻辑延时锁定的抗干扰电路及方法

权利要求书

1.一种基于逻辑延时锁定的抗干扰电路，其特征在于包括阶跃信号产生器、延迟电路、反相脉冲产生电路、与门；

阶跃信号产生器，用于将触发信号转换为与其前沿同步的阶跃信号，对触发信号之后的干扰信号不进行响应，直到有复位信号输入至阶跃信号产生器；

延迟电路，用于接收阶跃信号产生器产生的阶跃信号，并对阶跃信号进行宽度为Tw的固定延时；延迟电路延迟时间Tw=（n-1）T+t，其中T为任意一个D触发器的延时时间，n为D触发器个数，t为触发信号前沿与其后第一个时钟前沿之间的时间间隔，0<t<T；

反相脉冲产生电路，用于接收阶跃信号产生器产生的阶跃信号，对延迟电路输出的延时信号进行反相，形成一个宽度为Tw的反相脉冲；

与门，一端用于接收延迟电路输出的反相脉冲；当与门另一端接收到真实信号时，触发信号之后宽度为Tw范围内的干扰信号得到抑制。

2.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述阶跃信号产生器是D触发器， D触发器时钟输入端输入触发信号，D触发器信号输入端与直接置位端接电源，D触发器信号输出端与延迟电路输入端连接，D触发器直接复位端输入复位信号，D触发器信号输出端与反相脉冲产生电路另一信号输入端连接，D触发器信号输出端作为阶跃信号产生器输出端。

3.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述延迟电路是n个D触发器，所述n个D触发器串联，上一级D触发器的信号输出端与下一级D触发器信号输入端连接，第一级D触发器的信号输入端与阶跃信号产生器输出端连接，每个D触发器时钟信号输入端输入时钟信号；其中第一级D触发器信号输入端作为延迟电路输入端，第n级D触发器信号输出端作为延迟电路输出端。

4.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述反相脉冲产生电路包括反相器和与非门，所述延迟电路输出端与反相器输入端连接，反相器输出端与与非门一输入端连接，与非门另一输入端与阶跃信号产生器输出端连接；与非门输出端与与门一输入端连接，接收反相脉冲。

5.一种基于时钟逻辑延时锁定的抗干扰方法，其特征在于包括：

步骤1：通过阶跃信号产生器将触发信号转换为与触发信号前沿同步的阶跃信号，对触发信号之后的干扰信号不进行响应，当阶跃信号产生器复位端被复位后，执行步骤1，否则执行步骤2；

骤2：阶跃信号通过延迟电路进行Tw固定时间的延迟后，输入至反相脉冲产生电路；

步骤3：反相脉冲产生电路接收阶跃信号产生器产生的阶跃信号，然后对延迟电路输出的延时信号进行反相，形成一个宽度为Tw的反相信号；延迟电路延迟时间Tw=（n-1）T+t，其中T为D触发器的延时时间，t为阶跃信号产生器产生的延时时间，0<t<T；

步骤4：与门一端接收延时反相脉冲产生电路输出的反相信号，当与门另一端接收到真实信号时，触发信号之后Tw范围内的干扰信号得到抑制。

6.根据权利要求5所述的一种基于时钟逻辑延时锁定的抗干扰方法，其特征在于所述阶跃信号产生器是D触发器， D触发器时钟端输入触发信号，D触发器D端与直接置位端接电源，D触发器Q端与延迟电路输入端连接，D触发器直接复位端输入复位信号，D触发器输出端与反相脉冲产生电路另一输入端连接。

7.根据权利要求5所述的一种基于时钟逻辑延时锁定的抗干扰方法，其特征在于所述延迟电路是n个D触发器，所述n个触发器依次串联，上一级D触发器的Q端与下一级D触发器D端相接，第一级D触发器的D端与阶跃信号产生器Q端连接，每个D触发器时钟信号输入端输入时钟信号；第一级D触发器D端作为延迟电路输入端，第n级D触发器Q端作为延迟电路输出端。

8.根据权利要求5所述的一种基于时钟逻辑延时锁定的抗干扰方法，其特征在于所述反相脉冲产生电路包括反相器和与非门，所述延迟电路输出端与反相器输入端连接，反相器输出端与与非门一输入端连接，与非门另一输入端与阶跃信号产生器输出端连接；与非门输出端与与门一输入端连接，接收反相脉冲。