[发明专利]一种全包围栅结构的制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种全包围栅结构的制造方法。

背景技术

半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。

在寻求更高的器件密度、更高的性能以及更低的费用的过程中，随着集成电路工艺持续发展到纳米技术工艺节点，一些制造厂商已经开始考虑如何从平面CMOS晶体管向三维鳍式场效应管(FinFET)器件结构的过渡问题。与平面晶体管相比，FinFET器件由于改进了对沟道的控制，从而减小了短沟道效应。制造和设计中的挑战推动了FinFET器件的发展。目前，FinFET已出现在20nm技术代的应用中。尽管现有的FinFET器件以及制造FinFET器件的方法已大体上满足了其预期目的，但并不是在所有方面都能够完全令人满意。

FinFET器件是一种多栅MOS器件。按照栅极数目的不同，可以将FinFET划分为双栅FinFET、三栅FinFET以及可四面控制的全包围栅(Gate-all-around)FinFET。其中，双栅FinFET具有两个栅极，分别位于鳍体(Fin)的两侧，可以分别独立控制鳍体的沟道电流。在实际应用中，双栅FinFET常用于要求具有低漏电流的核心逻辑电路。三栅FinFET具有三个栅极，鳍体的两侧面各有一个栅极，另外一个栅极在鳍体的顶部。栅极及Fin(鳍)通过其下方的绝缘层与衬底相隔离。三栅FinFET的Fin结构有的是在SOI(SiliconOnInsulator，绝缘体上硅)上形成的，有的是直接从硅衬底上直接得到。三栅FinFET的好处是，由于鳍体的三个侧面都受到栅极的控制，所以比传统的MOS结构能更好地控制有源区中的载流子，提供更大的驱动电流，因而提高了器件性能。目前广泛应用的FinFET器件，基本上是三面控制的三栅FinFET。

随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(Gate-all-around，请参考图1所示)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(Shortchanneleffect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。除此之外，漏场的影响也被移除，所以器件的短沟道效应被有效限制。由于构成器件沟道的硅膜与底部衬底之间最终需要悬空，因此全包围栅极器件的制造工艺也较为复杂。

请参考图1A和1B，现有技术中一种全包围栅极结构的形成方法，包括：

首先，如图1A所示，在一半导体衬底形成氧化层和硅层，并刻蚀氧化层和硅层，以形成沟道区鳍体以及沟道区氧化层；

接着，如图1B所示，移除沟道区氧化层，使得剩余的沟道区鳍体悬空于半导体衬底上方；

然后，形成全包围悬空的沟道区鳍体的全包围栅极结构。

然而，上述现有全包围栅极结构形成工艺中，工艺较为复杂，必须借助多层掩模和光刻胶，而且移除沟道区氧化层时，对沟道区鳍体的影响较大，会使其缺陷增多，容易导致器件失效，载流子也会受到应力过大的影响。

因此，如何提供一种工艺简单、可靠、低成本的全包围栅极结构的制造方法，并保证器件性能，是本领域技术人员亟待解决的技术问题之一。

发明内容

本发明的目的在于提供一种全包围栅结构的制造方法，能够简化工艺，降低成本，同时能够降低悬空沟道的缺陷。

为解决上述问题，本发明提出一种全包围栅结构的制造方法，包括以下步骤：

提供形成有鳍体的半导体衬底，所述鳍体中形成沟道区，在所述半导体衬底表面形成与鳍体顶部齐平的层间介质层；

第一次回刻蚀所述层间介质层，以暴露出一定高度的沟道区鳍体；

形成包围暴露出的沟道区鳍体的顶部和侧壁表面的三包围保护层，所述三包围保护层仅覆盖在鳍体周围部分层间介质层表面上，且刻蚀比与沟道区鳍体和层间介质层均不同；

第二次回刻蚀所述层间介质层，以再次暴露出一定高度的沟道区鳍体；

对所述再次暴露出的沟道区鳍体进行刻蚀，使三包围保护层包围的沟道区鳍体完全悬空或者部分悬空，以获得悬空沟道；

形成全包围悬空沟道暴露表面的全包围栅极结构。