[发明专利]使用顶部后钝化技术和底部结构技术的集成电路芯片

权利要求书

1.一种处理器单元，其包括：

耦合至处理器芯片的第一高速缓冲存储器芯片，其中所述第一高速缓冲存储器芯片通过所述第一高速缓冲存储器芯片和所述处理器芯片之间的多个微互连耦合至所述处理器芯片，其中所述多个微互连的相邻两个微互连之间的间距小于60微米；

衬底，其中所述处理器单元位于所述衬底上；及

位于所述衬底上的大容量存储器，其中所述大容量存储器包括第一存储器芯片和耦合至所述第一存储器芯片的第二存储器芯片，其中所述第一存储器芯片通过至少一个第一经线连接的线耦合至所述第二存储器芯片。

2.一种处理器单元，其包括：

耦合至处理器芯片的第一高速缓冲存储器芯片，其中所述第一高速缓冲存储器芯片通过所述第一高速缓冲存储器芯片和所述处理器芯片之间的多个微互连耦合至所述处理器芯片，其中所述多个微互连的相邻两个微互连之间的间距小于60微米；

衬底，其中所述处理器单元位于所述衬底上；

位于所述衬底上的大容量存储器，其中所述大容量存储器包括第一存储器芯片和耦合至所述第一存储器芯片的第二存储器芯片，其中所述第一存储器芯片通过至少一个第一经线连接的线耦合至所述第二存储器芯片；

位于所述衬底上的主存储器，其中所述主存储器包括第一动态随机存取存储器芯片和耦合至所述第一动态随机存取存储器芯片的第二动态随机存取存储器芯片；以及

耦合至所述衬底以形成模块的互连。

3.根据权利要求2所述的处理器单元，其中所述模块实施于计算机、移动电话、智能电话、照相机、电子书、数码相框、汽车电子产品、3D视频播放器、3D电视、3D视频游戏播放器、投影仪或用于云计算的服务器中。

4.根据权利要求2所述的处理器单元，其中所述处理器芯片包括通过x86架构或非x86架构设计的中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块或无线局域网(WLAN)电路块。

5.根据权利要求2所述的处理器单元，其中所述处理器芯片包含通过x86架构或非x86架构设计的中央处理单元(CPU)芯片。

6.根据权利要求2所述的处理器单元，其中所述处理器芯片包括芯片上系统(SOC)，所述芯片上系统包含基带电路块、无线局域网(WLAN)电路块以及通过x86架构或非x86架构设计但不包含任何图形处理单元(GPU)电路块的中央处理单元(CPU)电路块。

7.根据权利要求2所述的处理器单元，其中所述第一高速缓冲存储器芯片包括动态随机存取存储器(DRAM)芯片、同步动态随机存取存储器(SDRAM)芯片或静态随机存取存储器(SRAM)芯片。

8.根据权利要求2所述的处理器单元，其中所述第一高速缓冲存储器芯片具有10兆字节与32千兆字节之间的存储器大小。

9.根据权利要求2所述的处理器单元，其中所述第一高速缓冲存储器芯片包含：硅衬底、所述硅衬底中的多个穿硅通孔、位于所述硅衬底的第一侧处和所述多个穿硅通孔中的第一方案、耦合至所述硅衬底的第二侧的第一介电层、耦合至所述第一介电层的第一导电层、耦合至所述第一导电层的第二介电层、耦合至所述第二介电层的第二导电层、以及耦合至所述硅衬底的所述第二侧、所述第一介电层和所述第二介电层以及所述第一导电层和所述第二导电层的钝化层，其中所述钝化层中的多个开口中的每一者使所述第二导电层的多个接触点的相应一者暴露，且所述多个接触点位于所述多个开口之内，其中所述多个微互连通过所述多个开口耦合至所述多个接触点，其中所述第一方案包含位于所述硅衬底和所述衬底之间的导电互连，其中所述第一高速缓冲存储器芯片通过所述导电互连耦合至所述衬底。

10.根据权利要求2所述的处理器单元，其中所述第一存储器芯片包含快闪存储器芯片或动态随机存取存储器(DRAM)芯片。

11.根据权利要求2所述的处理器单元，其进一步包括耦合至所述处理器芯片的第二高 速缓冲存储器芯片，其中所述第二高速缓冲存储器芯片耦合至所述处理器芯片。