[发明专利]TFT基板结构及其制作方法在审

专利信息
申请号: 201510445457.8 申请日: 2015-07-24
公开(公告)号: CN104966722A 公开(公告)日: 2015-10-07
发明(设计)人: 武岳 申请(专利权)人: 深圳市华星光电技术有限公司
主分类号: H01L27/12 分类号: H01L27/12;H01L21/77
代理公司: 深圳市德力知识产权代理事务所 44265 代理人: 林才桂
地址: 518132 广东*** 国省代码: 广东;44
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摘要:
搜索关键词: tft 板结 及其 制作方法
【说明书】:

技术领域

发明涉及显示技术领域,尤其涉及一种TFT基板结构及其制作方法。

背景技术

在有源矩阵显示技术中,每一个像素点都由集成在其后的薄膜晶体管(Thin Film Transistor,TFT)进行驱动,从而可以实现高速度、高亮度、高对比度的屏幕显示效果。常见的TFT通常由栅极/源极/漏极(Gate/Source/Drain)三电极、绝缘层以及半导体层构成。Gate电极控制着半导体层的工作区域(耗尽区或积累区),从而控制着TFT的开关。所述半导体层上设有沟道,对于背沟道刻蚀(Back Channel Ethced,BCE)结构的TFT来说,所述沟道包括紧贴Gate电极的前导电沟道以及暴露于外界的背沟道,对于N型掺杂半导体层来说,当Gate电极加正偏压,紧贴Gate电极的前导电沟道(前导电沟道和栅电极被绝缘层隔开)产生电子的积累,TFT处于打开状态,当Source/Drain电极增加偏压时,TFT中有电流通过。

虽然从空间位置上来说,TFT背沟道离前导电沟道的距离比较远,但是TFT背沟道界面的性质对TFT输出电性曲线也有至关重要的影响。对于背沟道刻蚀(Back Channel Ethced,BCE)结构的TFT来说,在将沟道刻开的过程中会对背沟道造成损伤,并且,损伤的背沟道暴露于空气中,更容易引起由于水/氧的吸附而在背沟道中产生缺陷,造成TFT特性曲线在稳定性测试过程中的退化以及漏电的提升,器件稳定性降低。一种解决方法是采用具有蚀刻阻挡层(Etch Stop Layer,ESL)型结构的TFT,使用SiOx将背沟道保护起来,然而SiOx类物质对水的阻挡作用有限,另外,在此种结构中,金属电极与半导体层的接触一般通过过孔完成,则在实际生产中需增加一道光罩制程来形成过孔,延长了生产周期,提高生产成本。

石墨烯,作为目前已知世界上最薄,最坚硬的纳米材料,因其具有良好的导电调控性,机械特性,导热特性,从而成为当前研究热点之一。根据报道,使用卷对卷方式生产的石墨烯薄膜具有极低的方块电阻(<100Ω/□-1),然而经过掺杂之后,又可以形成宽带系的二维绝缘材料。其次,单层石墨烯对水/氧具有良好的阻绝作用,可以有效防止金属的氧化。最后,目前也有很多成功的例子证明可以将单层/多层石墨烯薄膜从一种基底转移到另一种基底而对薄膜的性能不造成明显损害。

发明内容

本发明的目的在于提供一种TFT基板结构,通过在半导体层的沟道区上方设置有具有绝缘特性的改性石墨烯层,利用石墨烯隔绝水/氧的特性,对沟道区进行保护,使得TFT器件具有良好的I-V(电流-电压)输出性能及稳定性。

本发明的目的还在于提供一种TFT基板结构的制作方法,通过在半导体层上方形成石墨烯层,在制作完第二金属层之后,以第二金属层为掩模,对所述石墨烯层进行氟离子注入,在所述石墨烯层上对应半导体层的沟道区上方形成改性区域,所述改性区域的石墨烯层具有绝缘特性以及隔绝水/氧的特性,可以对沟道区形成保护,使制备的TFT器件具有良好的I-V(电流-电压)输出性能及稳定性。

为实现上述目的,本发明一种TFT基板结构,包括:基板、设于所述基板上的栅极、设于所述基板上覆盖栅极的栅极绝缘层、设于所述栅极绝缘层上的半导体层、设于所述半导体层上的石墨烯层、及设于所述石墨烯层上的源、漏极;

其中,所述半导体层包括沟道区、及分别设于所述沟道区两侧的源极接触区与漏极接触区;

所述石墨烯层包括对应于所述沟道区上方的第一改性区域、对应于所述源、漏极外侧的第二改性区域、及分别对应于所述源、漏极下方的第一、第二非改性区域,所述第一、第二改性区域的石墨烯层为掺杂了氟离子的石墨烯层,具有绝缘特性,所述第一、第二非改性区域的石墨烯层未进行任何掺杂,具有导电特性;

所述源、漏极分别经由所述第一、第二非改性区域的石墨烯层与所述半导体层的源极接触区、漏极接触区电性连接,所述第一改性区域的石墨烯层覆盖所述半导体层的沟道区,对其形成保护。

所述基板是玻璃基板或塑料基板;所述栅极的材料是钼、钛、铝、铜中的一种或多种的组合;所述栅极绝缘层的材料是氧化硅、氮化硅、或二者的组合。

所述半导体层为以下3种结构中的任意一种:

(Ⅰ)所述半导体层为一金属氧化物半导体层;

(Ⅱ)所述半导体层为一非晶硅层;

(Ⅲ)所述半导体层包括一非晶硅层、及位于所述非晶硅层上且分别位于其两侧的第一、第二N型重掺杂非晶硅层。

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