[发明专利]集成电路设计的布局优化

说明书

一种方法包括接收目标图案，目标图案由主要图案、第一切割图案和第二切割图案限定，通过计算系统检查目标图案以遵守第一约束，第一约束与第一切割图案相关，通过计算系统检查目标图案以遵守第二约束，第二约束与第二切割图案相关，以及响应于确定在检查期间发现违犯第一约束或第二约束，通过计算系统修改图案。本发明的实施例还涉及集成电路设计的布局优化。

相关申请的交叉引用

本申请是2014年11月24日提交的美国申请第14/552,095号的部分继续申请案，美国申请第14/552,095号是2013年7月15日提交的标题为“Layout Optimization forIntegrated Circuit Design”的美国申请第13/941,941号的分案申请，美国申请第13/941,941号要求2013年3月15日提交的标题为“Layout Optimization for IntegratedCircuit Design”的美国临时申请第61/794,037号的权益，它们的全部内容结合于此作为参考。

技术领域

本发明的实施例涉及集成电路器件，更具体地，涉及集成电路设计的布局优化。

背景技术

多重图案化是用于光刻工艺的技术以允许更大的部件密度。当制造集成电路时，在半导体衬底内形成诸如金属线的各个部件。为了形成这些部件，光掩模用于在光刻胶层内形成图案。例如，去除了光刻胶层的区域将下面的衬底暴露于蚀刻工艺，该蚀刻工艺用于形成沟槽，随后将金属放置于沟槽中。

随着形成在光刻胶层内的图案变得越来越密集，由于与曝光光刻胶层的光源的分辨率相比，纳米范围内的部件相对较小，所以使用单个光掩模来在光刻胶层中形成图案变得困难。因此，多个掩模可以用于在图案内形成部件。具体地，多个掩模的每个用于在目标图案内产生不同的部件。

在一些情况下，切割图案与主要图案联合使用以形成目标图案。切割图案去除由主要图案形成的部件以实现期望的目标图案。使用这样的技术为光刻工艺提供特定的优势。例如，具有大工艺窗口是期望的。工艺窗口指的是仍将在光刻胶层内产生期望的部件的聚焦和曝光设置的范围。可以通过保持图案内的部件在密度上相对均匀来改进工艺窗口。这可能涉及在图案中或附近放置“伪”部件。伪部件是为了维持部件密度放置的额外部件，但是伪部件可能不在电路内提供任何功能，其中图案是为电路设计的。为了将伪部件与实部件分离并且产生期望的图案，使用切割掩模。

将切割部件放置在切割部件掩模内是重要的考虑因素。如果两个切割部件彼此太接近，则可能难以适当地形成切割部件。此外，切割部件可能不利地影响邻近的部件。因此，当为目标图案设计布局时，考虑切割部件的放置是有益的。

发明内容

本发明的实施例提供了一种方法，包括：接收目标图案，所述目标图案由主要图案、第一切割图案和第二切割图案限定；通过计算系统检查所述目标图案以遵守第一约束，所述第一约束与所述第一切割图案相关；通过所述计算系统检查所述目标图案以遵守第二约束，所述第二约束与所述第二切割图案相关；以及响应于确定在所述检查期间发现违犯所述第一约束或所述第二约束，通过所述计算系统修改所述目标图案。

本发明的另一实施例提供了一种方法，包括：通过计算系统接收目标图案；将所述目标图案分解成主要图案和原始切割图案，所述原始切割图案包括多个切割部件；通过所述计算系统使约束与所述多个切割部件中的每个均相关；以及基于所述约束将所述原始切割图案分解成第一切割图案和第二切割图案，所述第一切割图案与第一掩模相关，并且所述第二切割图案与第二掩模相关。