[发明专利]一种闪存器件测试结构及其制造方法

说明书

本发明提供一种闪存器件的测试结构及其制造方法，在第一金属互连层制造完成后就可以直接进行字线和控制栅极、字线与位线、位线与位线之间的桥接漏电测试，节约了现有技术中等待第二金属互连层、第三金属互连层的制作时间，同时第一金属互连层与有源区线、字线、控制栅极线之间的连接方式简化了第二金属互连层、第三金属互连层的互连结构，因此能够简化制程，降低失效分析所花费的时间和工艺成本。

技术领域

本发明涉及半导体器件失效分析领域，尤其涉及一种闪存器件测试结构及其制造方法。

背景技术

存储器用于存储大量数字信息，据调查显示，世界范围内，存储器交易约占半导体交易的30％。多年来，工艺技术的进步和市场需求的增加催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH已经成为非易失性半导体存储技术的主流。FLASH不但可以用电气方法为数据编程、擦去和读取数据，而且可以在电源中断过程中保留数据，并兼具存取速度快，质轻容量大及存取装置体积小等优点，被广泛应用在各类诸如智能卡、SIM卡(用户身份识别卡)、微控制器和手机等电子产品中。

FLASH器件基本分为两种类型：叠栅器件和分栅器件。图1是现有技术中一种分栅式FLASH器件的剖面结构示意图，该分栅式FLASH器件具体包括：导体衬底100，所述半导体衬底100中具有间隔设置的位线(BL)101；字线(WL)104，设置于相邻两条位线101之间的半导体衬底10上，与半导体衬底100之间有栅氧层107；在字线101两侧的半导体衬底上分别设置两个存储单元，每个存储位单元包括位于所述半导体衬底100上的栅氧层107、位于所述栅氧层107上的浮栅(Floating Gate，FG)102、位于所述浮栅102上的控制栅介质层108以及位于所述控制栅介质层108上的和控制栅(Control Gate，CG)103，WL与CG之间有侧墙隔离结构105第二侧墙结构25，位于所述第二存储位单元远离所述字线32一侧的半导体衬底10上；BL 101表面形成有第一金属硅化层，使得间隔的BL101能够通过导电插塞106互连。在分栅FLASH器件工作时，在WL 104、BL 101上施加相应的高低电压，WL 104可以同时控制左右两侧的存储单元，实现数据的读写、擦除等操作。

FLASH器件的漏电失效情况通常有三种：一是字线WL与控制栅CG之间的侧墙隔离结构105出现缺陷，产生桥连(Bridge)短路(记为WL TO CG)，字线WL与控制栅CG之间漏电失效；一是字线WL下方的栅氧层107出现缺陷，使得WL与下方的沟道区之间产生漏电，进而使得WL与漏区之间产生导电桥连短路(记为WL TO BL)，造成字线WL与位线BL之间漏电失效；一是任何两个相邻的存储单元的导电插塞106或者沟道区出现缺陷，造成相邻的位线之间产生桥连短路(记为BL TO BL)，相邻的位线BL与位线BL之间漏电失效。这些漏电失效情况会影响器件的性能和可靠性。