[发明专利]控制栅电压导致字线晶体管势垒降低的模型

权利要求书

1.一种控制栅电压导致字线晶体管势垒降低的模型，其特征在于，包括：

V_WL’＝V_WL+R₁*V_CG1+R₂*V_CG2

其中，V_WL’为字线模拟仿真所需的电压，V_WL为施加的字线电压，R₁*V_CG1和R₂*V_CG2为字线两侧控制栅的耦合电压，V_CG1和V_CG2分别为字线两侧施加的控制栅电压，R₁和R₂分别为控制栅电压对字线电压的耦合因数。

2.如权利要求1所述的控制栅电压导致字线晶体管势垒降低的模型，其特征在于，还包括：

V_FG1＝R_CG*V_CG1+R_WL*V_WL+R_BL*V_BL1；

V_FG2＝R_CG*V_CG2+R_WL*V_WL+R_BL*V_BL2；

其中，V_FG1和V_FG2分别为两个浮栅的实际电压，R_CG为控制栅电压对浮栅电压的耦合因数，R_WL为字线电压对浮栅电压的耦合因数，R_BL为位线电压对浮栅电压的耦合因数。

3.如权利要求1所述的控制栅电压导致字线晶体管势垒降低的模型，其特征在于，所述施加的字线电压V_WL大于字线的阈值电压。

4.如权利要求3所述的控制栅电压导致字线晶体管势垒降低的模型，其特征在于，所述施加的字线电压V_WL为4.5V。

5.如权利要求1所述的控制栅电压导致字线晶体管势垒降低的模型，其特征在于，字线一侧的控制栅及浮栅晶体管处于全部导通状态，字线另一侧的控制栅及浮栅处于半导通和全部导通状态之间。

6.如权利要求5所述的控制栅电压导致字线晶体管势垒降低的模型，其特征在于，处于全部导通状态的控制栅电压V_CG2为4.5V。

7.如权利要求5所述的控制栅电压导致字线晶体管势垒降低的模型，其特征在于，处于半导通和全部导通状态之间的控制栅电压V_CG1范围是-0.5V～3.5V。