[发明专利]一种基于可逆逻辑门的加密系统的模逆电路

说明书

技术领域

本发明涉及基于可逆逻辑门的加密系统的模逆电路。

背景技术

在加密系统中，AES作为新的对称密码标准是密码学上最重要的发展。其安全性、可靠性更强，已广泛应用在通信网络、银行系统、军队通讯等领域。AES的加/解密运算过程非常复杂，耗费大量的处理器时间及计算机资源。通常分为硬件和软件两种实现形式。尽管软件方式实现加/解密过程方便且设计灵活，但其计算量非常大，实现速度较慢且安全性得不到保证。

Landauer提出在不可逆逻辑计算中，每位信息的丢失，产生kTln2焦耳的热量，其中k为波尔兹曼常量，T为执行操作时的环境温度。同时，根据Bennett理论，当且仅当门网络由可逆门构成时，做到能量零损耗是可能的。在传统电路中能量的消耗是由计算的不可逆性引起的，然后可逆逻辑操作不丢失任何信息且消耗很少的热量。

发明内容

本发明所要解决的技术问题是实现用于低功耗加密系统AES的模逆运算单元，以达到解决AES加密系统中功耗要求比较高的数据加密问题的目的。

为了实现上述目的，本发明采用的技术方案为：一种基于可逆逻辑门的加密系统的模逆电路，所述模逆运算电路由可逆寄存器、多路选择器、移位寄存器、优先编码器和比较器级联而成，所述的可逆寄存器中的MXR寄存器、BXR寄存器、A2寄存器和B2寄存器的输出信号分别经过多路选择器输送至可逆寄存器中的A3R寄存器、B3R寄存器、A2R寄存器和B2R寄存器，所述的A3R寄存器输出信号经寄存器A3X发送至第一优先编码器，B3R寄存器输出信号经移位寄存器B3X发送至第二优先编码器，所述的第一优先编码器和第二优先编码器输出信号至比较器，所述的A2R寄存器输出信号至寄存器A2X，所述的B2R寄存器输出信号至移位寄存器B2X。

所述的可逆寄存器由4个可逆D触发器级联构成，上一个可逆D触发器的第一比特输出作为下一个可逆D触发器的时钟输入。

所述的可逆移位寄存器由4选1多路选择器、可逆D触发器和FG门级联构成，4选1多路选择器根据控制端S0、S1的值从4路信号中选择1路输出到可逆D触发器，所述的FG门实现信号拷贝功能。

所述可逆D触发器由NDFG门构成，所述的NDFG门的第一比特输入作为时钟信号，第二比特输入作为可逆D触发器的数据输入端，第四比特输入设置为恒定输入端0，第四比特输出反馈到第三比特输入。

所述的优先编码器由3个MFRG门级联构成，第一个MFRG门的第一比特输出和第二比特输出分别作为第二个MFRG门的第二比特输入和第三个MFRG门的第一比特输入，第二个MFRG门的第一比特输出作为第三个MFRG门的第二比特输入，第二个MFRG门的第二输比特输出是编码输出端Y0，第三个MFRG门的第二输出是编码输出端Y1。

所述的比较器由2个ZRQC1门、2个PG门和1个FVG门级联构成，其中ZRQC1门可实现1位数值的比较。

所述的多路选择器由若干MFRG门级联构成，所述的多路选择器包括2_1MUX、3_1MUX和4_1MUX，所述的2_1MUX是将MFRG门的第一比特输入作为控制端S，第二、第三比特输入分别作为数据输入端I1、I0，第三比特输出是选择要输出的数据；所述的3_1MUX由两个MFRG门级联而成，第一个MFRG门的第三比特输出作为第二个MFRG门的第三比特输入，两个MFRG门的第一输入比特分别作为控制端S1和S0，第二个MFRG门的第三比特输出是其选择要输出的数据；所述的4_1MUX由三个MFRG门级联而成，第一个MFRG门的第一比特输出作为第二个MFRG门的第一比特输入，第一个和第二个MFRG门的第三比特输出依次作为第三个MFRG门的第三比特输入和第二比特输入，第三个MFRG门的第三比特输出是其选择要输出的数据。

一种基于模逆电路的数据处理方法，包括以下步骤：

步骤1、时钟上升沿到来时电路开始工作，多项式存入寄存器MXR，通过多路选择器选择存入寄存器A3R；待求乘法逆元的多项式存入寄存器BXR，通过多路选择器选择存入寄存器B3R；寄存器A2初始化为0，通过多路选择器选择存入寄存器A2R；寄存器B2初始化为1，通过多路选择器存入寄存器B2R；

步骤2、将寄存器A3R、寄存器B3R、寄存器A2R、寄存器B2R的内容分别装入寄存器A3X、移位寄存器B3X、寄存器A2X、移位寄存器B2X；