[发明专利]DC‑DC变换器的导通时间校正定频跨周期控制器及方法

权利要求书

1.DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，包括基准电压模块、动态比较器Comp、时钟产生模块、导通时间校正模块、占空比产生模块及相应的两组电容阵列C_p、C_n和死区时间及驱动电路模块；

DC-DC变换器的输出端连接动态比较器Comp的第一比较端、基准电压模块和时钟产生模块，为动态比较器Comp提供比较电压信号V_out，为基准电压模块和时钟产生模块供电；

基准电压模块用于产生基准电压V_ref，其输入动态比较器Comp的第二比较端；

时钟产生模块用于生成全局时钟信号CLK，其输入动态比较器Comp中；

动态比较器Comp的输出端连接占空比产生模块；

占空比产生模块的输出端连接死区时间及驱动电路模块；

导通时间校正模块的输入端连接DC-DC变换器的NMOS管Mn的栅电压Vn、DC-DC变换器的PMOS管Mp的栅电压Vp、DC-DC变换器的输出电压V_out、V_ref、PMOS管Mp的漏极电压Vy和复位信号Reset，导通时间校正模块的输出端输出信号N[7:0]和P[7:0]分别用于控制电容阵列Cn和电容阵列Cp中对应控制开关的闭合；

死区时间及驱动电路模块的输出端连接DC-DC变换器的NMOS管Mn的栅极和DC-DC变换器的PMOS管Mp的栅极。

2.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，电容阵列C_n，其由9个电容并联，容值由高位到低位逐渐减小，除最高位的电容外其余电容均由对应的控制开关Sn[7:0]控制。

3.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，电容阵列C_p，由9个电容并联，各电容的容值相同，除一个电容外其余电容均由对应的控制开关Sp[7:0]控制。

4.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out大于或等于V_ref，在这个时钟周期内除时钟产生模块、动态比较器Comp和基准电压模块外的模块处于待机模式，不产生占空比信号。

5.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out小于V_ref，动态比较器Comp输出结果激活占空比产生模块，占空比产生模块产生的占空比信号输出给死区时间及驱动电路模块，死区时间及驱动电路模块根据接收的占空比信号输出控制电压V_n与V_p使NMOS管Mn和PMOS管Mp相应地开启与关闭，完成一次能量传输过程。

6.根据权利要求5所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，在第一个V_out小于V_ref的时钟周期，占空比产生模块根据C_n和C_p中的常通电容产生占空比信号；在接下来的时钟周期内，导通时间校正模块每个周期从高到低更新一次开关Sn[7：0]的状态，直到最后一个开关Sn[0]的状态更新后，开始更新开关Sp[7：0]的状态，直到最后一个开关Sp[0]的状态更新后，等待Reset信号进行复位；每个周期的开关状态更新后，占空比产生模块根据C_n和C_p中的电容值产生占空比信号。