[发明专利]一种双位SONOS存储器及其编译、擦除和读取方法

说明书

技术领域

本发明涉及半导体存储器技术领域，更具体地，涉及一种双位SONOS存储器及其编译、擦除和读取方法。

背景技术

对于NOR闪存记忆单元，限制其尺寸继续缩减的最重要因素是栅长的进一步缩短。这主要是由于NOR闪存记忆单元所采用的沟道热电子(CHE)注入的编译方式要求器件漏端有一定的电压，而这一电压对源漏端的穿透有很大的影响。因此，对于短沟道器件来讲，沟道热电子(CHE)注入方式并不适用。另外一个问题是与NAND和AND数据存储器件相比，NOR闪存受到了编译率的限制。根据文献“G.Servalli,et al.,IEDM Tech.Dig.,35_1,2005”预测，传统闪存结构栅长缩小的物理极限是130nm。

Shuo Ji Shukuri等人发表的文章“A 60nm NOR Flash Memory Cell Technology Utilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot Electron Injection(B4-Flash)”提到了B4-Flash Memory器件尺寸缩小的原理：

请参阅图1a～图1c，图1a～图1c是一种现有的p沟道B4-Flash Memory的原理示意图，其显示在背栅偏压协助下的BTBT-HE(带带隧穿热电子)产生模型。其中，图1a表明BTBT-HE产生需要经过两个步骤：(1)BTBT的产生靠栅极电压Vg和漏端电压Vd所产生的垂直电场Vg-Vd来控制；(2)已经产生的耗尽层(depletion layer)中的BTBT电子由漏端电压Vd和衬底偏压Vb所产生的结电场(Vd-Vb)来加速。源端因为加了1.8V的电压Vs，结电场和垂直电场都被削弱，导致编译被抑制。在这样的背栅偏压对BTBT-HE加速的协助下，源漏端的电压差可以很小，这样可以保证器件尺寸能够缩小。图1b为漏端的能带图，图1c为源端的能带图，可见BTBT被1.8V的源端电压所抑制。

现有的B4-Flash技术是p沟道闪存，它存在的问题是：当关键尺寸缩小到60nm以下时，工艺制造将变得困难，例如会遇到无法解决的擦除饱和等问题。

SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅-氧化物-氮化物-氧化物-硅)是一种和闪存联系较为紧密的非易失性存储器。它与主流闪存的主要区别在于，它使用了氮化硅(Si₃N₄)、而不是多晶硅来充当存储材料。它的一个分支是SHINOS(硅-高电介质-氮化物-氧化物-硅)。SONOS允许比多晶硅闪存更低的编译电压和更高的编译-擦除循环次数，是一个较为活跃的研究、开发热点。

SONOS相对于传统浮栅晶体管闪存，有着更好的数据保持特性，氮化硅层是局域化的电荷存储单元，与传统浮栅晶体管利用导体多晶硅存储电子不同，在氧化层有少量缺陷时，不会造成全部数据的突然丢失。

传统的多位存储技术简介：存储器存储单元依靠浮栅中存贮的电子数不同区分0和1，具有较高的可靠性，在高达1e5的擦除周期时，存储器存储单元的阈值电压差仍能达到4V。这一特点使采用multiple level cell(多位存储)技术成为可能。所谓multiple level cell技术，就是根据存储器存储单元浮栅中所存储电子数量的不同，将其划分为四个等级，用于分别代表00、01、10、11四个存储状态，实现一个cell(单元)存储两位数据。原始的single level cell技术，浮栅中电子数约为250个，阈值电压处于较低的水平，代表存储状态1；而电子数为4000到6000个时，阈值电压较高，代表存储状态0。而multiple level cell技术，除原来的两种情况分别代表存储状态00和11外，新加入了两个中间值，即电子数为1500到2500代表存储状态00，电子数为3000到3500代表存储状态10。这样就实现了在一个cell里存储两位数据，较原来在集成度上有了成倍的提高。

可是，传统的浮栅多位存储技术有其固有缺陷：

第一，要求稳定的电荷存储。multiple level cell技术四个状态之间电荷数相差比较小，所以对漏电率要求更高，大约要求漏电率小于1个电子每天；

第二，要求精确的读数据电路。multiple level cell技术要求更高的电荷感应以区分00、01、10、11四个状态，一般要通过很复杂的电路来实现，所以读取速度也较慢；