[发明专利]一种高速低功耗的2/3双模预分频器

说明书

本发明公开了一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E‑TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。本发明电路结构简单，输出分频信号抖动小，具有较高的工作频率和较宽的分频范围。

技术领域

本发明涉及集成电路技术，尤其涉及高速低功耗分频器设计的技术，具体为一种高速低功耗的2/3双模预分频器。

背景技术

分频器位于锁相环的反馈回路中，其作用是将振荡器输出的高频信号以指定的分频倍数分频到较低的频率，用与参考时钟进行比较，其中吞脉冲式的可编程分频器是应用最为广泛的一种分频电路，它由双模预分频器、可编程计数器、吞脉冲计数器以及控制逻辑电路组成。双模预分频器根据分频模式控制信号选择进行N或N+1分频，由于预分频器是锁相环中工作频率最高的电路，也是功耗最大的子电路之一，所以双模预分频器的设计一直是实现吞脉冲式可编程分频器的关键。随着无线通信技术的发展，各种通讯产品对于功耗、体积的要求也愈益苛刻，因此降低分频电路的功耗，提高分频电路最高可工作频率、减小分频电路中晶体管数目以节省面积具有重要意义。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种高速低功耗的2/3双模预分频器，解决传统双模预分频器工作速度低且功耗大的问题。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E-TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。

所述触发器DFF1包括第一NMOS晶体管M1至第十NMOS晶体管M10，具体电路结构为：

第一NMOS晶体管M1的源极接地GND，栅极接2/3双模预分频器的反向输出端QN，漏极连接第二PMOS晶体管M2的漏极和第四NMOS晶体管M4的栅极；

第二PMOS晶体管M2的源极接第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极，栅极接时钟控制信号CLK，漏极接第一NMOS晶体管M1的漏极和第四NMOS晶体管M4的栅极；

第三NMOS晶体管M3的源极接地GND，栅极接时钟控制信号CLK，漏极接第四NMOS晶体管M4的源极和第七NMOS晶体管M7的源极；

第四NMOS晶体管M4的源极接第三NMOS晶体管M3的漏极和第七NMOS晶体管M7的源极；

第五PMOS晶体管M5的源极接第六PMOS晶体管M6的漏极和第九PMOS晶体管M9的源极，栅极接时钟控制信号CLK，漏极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极；

第六PMOS晶体管M6的源极接电源VDD，栅极接分频模式控制信号MC，漏极接第五PMOS晶体管M5的源极和第九PMOS晶体管M9的源极；

第七NMOS晶体管M7的源极接第三NMOS晶体管M3的漏极和第四NMOS晶体管M4的源极，漏极接第八NMOS晶体管M8的源极；