[发明专利]一种具有高精度低能耗特性的固定位宽乘法器

权利要求书

1.一种具有高精度低能耗特性的固定位宽乘法器，包括CSD编码电路、高位部分积产生电路、低位补偿电路和部分积压缩电路；所述CSD编码电路的输入端接第一外部输入数据，其输出端接高位部分积产生电路的第一输入端、低位补偿电路的第一输入端；所述高位部分积产生电路的第二输入端接第二外部输入数据，其输出端接部分积压缩电路的第一输入端；所述低位补偿电路的第二输入端接第二外部输入数据，其输出端接部分积压缩电路的第二输入端；所述部分积压缩电路的输出端为固定位宽乘法器的输出端；

所述CSD编码电路用于接收固定字长的外部数据，所述第一外部输入数据为乘法器的乘数，所述乘数为二进制数据，CSD编码电路根据接收的二进制数据迭代产生输出CSD编码结果，将CSD编码结果输入到高位部分积产生电路的第一输入端、低位补偿电路的第一输入端；具体为：所述的CSD编码电路采用迭代的串行结构，其逻辑表达式如下：

di,m=bii=0(bi-1⊕bi)+di-1,m‾i≠0]]>

di,s=bi+1di,mi≠n-1de,mbibi-1‾i=n-1]]>

所述的b_i表示外部数据第i+1位二进制数，接CSD编码电路的输入端；所述的第i+1位CSD编码的幅值位d_i,m和符号位d_i,s，作为CSD编码电路的输出端，接高位部分积产生电路的第一输入端、低位补偿电路的第一输入端；

所述高位部分积产生电路用于产生乘法高位部分积，所述外部输入数据为乘法器的被乘数，采用二进制数据，根据CSD编码结果和外部输入数据，通过并行运算得到高位的精确部分积结果；具体为：所述的高位部分积产生电路采用并行结构，第i行第j列的部分积产生逻辑表达式如下：

pi,j=di-1,m(di-1,s⊕aj-1)]]>

所述a_j-1表示外部输入的被乘数第j位二进制数接高位部分积产生电路的第二输入端，所述d_i-1,m和d_i-1,s作为CSD编码电路第i+1位输出接高位部分积产生电路的第一输入端；所述的p_i,j表示第i+1行第j+1列的部分积，作为高位部分积产生电路的输出端，接部分积压缩电路的第一输入端；

所述低位补偿电路用于产生近似的乘法低位部分积，所述第二外部输入数据为乘法器的被乘数输入，所述被乘数为二进制数据，低位补偿电路根据CSD编码结果和第二外部输入数据，产生用于拟合乘法的低位部分积结果；具体为：所述的低位补偿电路由判断产生模块和低位部分积产生模块构成；所述判断产生模块用于判断下式中等号右侧每一项数据为1的总个数，判断的结果用sum表示，即：

sum=(d0,m|d1,m)+(d2,m|d3,m)+......+(dn-4,m|dn-3,m)+dn-2,s+dn-2,m(a0⊕dn-2,s)+a2]]>

其中，运算符|表示和运算，运算符表示异或运算，a₂表示外部输入的被乘数第3位二进制数，接低位补偿电路的第二输入端，即判断产生模块的第一输入端；所述d_i-1,m和d_i-1,s作为CSD编码电路第i位输出接低位补偿电路的第一输入端，在低位补偿电路中接判断产生模块的第二输入端；所述sum表示判断产生模块的数据输出，接低位部分积产生模块的输入端；

所述低位部分积产生模块用于产生近似的低位部分积，包括以下步骤：

a.取令l＝k-1；

b.判断sum≥2^l+1是否成立，若是，则取c_l＝1，sum＝sum-2^l；若否，则取c_l＝0，令l＝l-1；

c.判断l＝0是否成立，若是，则输出c，其中c的第l-1位为c_l；若否，则回到步骤b；

所述sum表示低位部分积产生模块的输入端，接判断产生模块的数据输出，所述c为一个k位二进制数，作为低位部分积产生模块的输出端，接低位补偿电路的输出端，接部分积压缩电路的第二输入端；

所述部分积压缩电路用于压缩高位部分积产生电路和低位补偿电路产生的两个部分积，从而减少乘法部分积的数量，最终输出固定位宽乘法运算的结果。