[发明专利]用于无孔隙钴间隙填充的方法

说明书

技术领域

本发明总体上涉及半导体制造领域，具体涉及无空隙钴间隙填充的方法。

背景技术

半导体设备制造经常涉及含钨材料的沉积，以用于相邻的金属层之间的水平互连、通孔、以及硅衬底上的第一金属层与设备之间的触点。在常规沉积处理中，通过将衬底暴露至含钨前体和还原剂中，钨在化学气相沉积(CVD)处理中沉积。

然而，随着设备缩小，特征变得更窄并且深宽比显著增加，导致在沉积钨中存在各种挑战。结果，谋求替代的材料来填充特征。

发明内容

本文提供的是沉积钴膜的方法。一个方面涉及一种处理半导体衬底的方法，其包括：(a)提供具有一个或一个以上的特征的衬底，每个特征包括特征开口；(b)在特征开口或者其附近的一个或一个以上的特征的表面选择性抑制钴核化，使得每个特征中有差分抑制轮廓；以及(c)依据差分抑制轮廓在特征中沉积钴。方法可以在低于约400℃的温度下执行。

在一些实施例中，方法还包含在选择性抑制钴核化之前，在特征上沉积阻挡层。在一些实施例中，阻挡层从如下群组中选择：氮化钛、氮化钨和氮化钴。

在一些实施例中，方法还包含：在选择性抑制钴核化之前，将衬底暴露至含钴前体来部分填充一个或一个以上的特征。

在一些实施例中，含钴前体从如下物质中选择：二羰基环戊二烯钴、羰基钴、各种脒基钴(cobaltamidinate)前体、二氮杂二烯钴复合物、脒基钴/胍基钴(cobaltguanidinate)前体和其组合。

在各种实施例中，特征开口或者其附近的特征的表面包含特征侧壁的顶部约10％至约50％。在一些实施例中，选择性抑制钴核化还包含将衬底暴露至从含氮气体产生的等离子体。衬底可以暴露至从含氮气体产生的等离子体的时间小于约300秒。在一些实施例中，等离子体是方向性的。

在多种实施例中，特征包含内凹的轮廓。在一些实施例中，在(c)中沉积钴包含将衬底暴露至含钴前体和还原剂。在一些实施例中，(c)由化学气相沉积执行。特征开口可以小于约3×nm且特征包含至少约为1.5：1的深宽比。

另一个方面涉及一种处理半导体衬底的方法，包括：(a)提供包含特征的衬底，所述特征具有一个或一个以上的特征，每个特征包括特征开口；(b)将衬底暴露至含钴前体来部分填充特征；(c)将衬底暴露至含氮气体和等离子体；(d)可选地重复(b)与(c)；以及(e)依据差分抑制轮廓在特征中沉积钴。在一些实施例中，方法在低于约400℃的温度下执行。

在一些实施例中，含钴前体从如下物质中选择：二羰基环戊二烯钴、羰基钴、各种脒基钴前体、二氮杂二烯钴复合物、脒基钴/胍基钴前体和其组合。

在各种实施例中，特征开口或者其附近的特征的表面包含特征侧壁的顶部约10％至约50％。

另一个方面涉及一种用于处理半导体衬底的装置，其包括：一个或一个以上的处理室；一个或一个以上的气体入口，其通向处理室内，与流动控制硬件关联；方向性等离子体产生器；以及控制器，具有至少一个处理器和存储器，使得至少一个处理器和存储器可通信地彼此连接，至少一个处理器至少可操作地与流动控制硬件和等离子体产生器连接，并且存储器存储用于以下操作的计算机可执行指令：(a)将含钴前体和还原剂导入至室，(b)点燃等离子体并将含氮气体导入至室，(c)可选地重复(a)与(b)；以及(d)将含钴前体和还原剂导入至室来形成钴膜，其中衬底包括具有内凹轮廓的特征。在一些实施例中，等离子体功率在约50W和约5000W之间。

下文参考附图进一步说明这些和其他方面。

附图说明

图1A–1C是填充到特征中的钴的示意图。

图2是绘出依据公开的实施例的方法的处理流程图。

图3A–3G是依据公开的实施例填充有钴的特征的示意图。

图4A–4H是依据公开的实施例填充有钴的特征的示意图。

图5是依据公开的实施例的适于沉积和/或等离子体处理工艺的处理室的示意图。

图6是依据公开的实施例的适于沉积处理的处理装置的示意图。

图7和8是绘出依据公开的实施例的来自沉积钴的实验结果的绘图。

图9A是填充有钴的特征的SEM图像。

图9B是依据公开的实施例的填充有钴的特征的SEM图像。

具体实施方式