[发明专利]应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法。

背景技术

半导体学是研究在固体(主要是半导体)材料上构成的微小型化电路,子系统及系统的电子学分支,是一门主要研究电子或离子在固体材料中的运动及应用并利用它实现信号处理功能的科学。半导体学是以实现电路和系统的集成为目的,它所实现的电路和系统又称为集成电路和集成系统,是微小型化的。半导体学的应用技术即为微电子技术,它是信息技术的关键所在。半导体技术的空间尺度通常是以微米和纳米为单位的。目前，半导体技术的发展水平和产业规模已成为一个国家经济实力的重要标志。

对半导体产业发展产生巨大影响的“摩尔定律”之处：集成电路芯片上的晶体管数目，约每18个月翻一番，性能也翻一番。40多年来，世界半导体产业始终按照这条定律不断地发展。但是，随着器件特征尺寸的不断减小，尤其是进入纳米尺寸之后，微电子技术的发展越来越逼近材料、技术和器件的极限，面临着巨大的挑战。当器件特征尺寸缩小到65nm以后，纳米尺寸器件中的短沟效应、强场效应、量子效应、寄生参量的影响，工艺参数误差等问题对器件泄露电流、压阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重。

为了解决上述问题，新材料、新技术和新工艺被应用，但效果并不十分理想。比如：隧穿二极管虽然电流开关比很高，但制作成本高，开态电流小；石墨烯材料载流子具有极高的迁移率，但禁带宽度过小的问题一直没有很好的得以解决。FinFET器件可以有效减小泄露电流，但是工艺复杂且器件电学提升效果有限。因此，如何制作一种高性能的CMOS集成器件就变得及其重要。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法。

具体地，本发明实施例提出的一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法，包括：

(a)选取GOI衬底；

(b)在所述GOI衬底上生长N型应变SiGe层和N型Si帽层；

(c)在所述N型Si帽层表面采用刻蚀工艺形成隔离沟槽，以划分出NMOS有源区和PMOS有源区；

(d)采用离子注入工艺在所述NMOS有源区表面注入P型离子形成P阱；

(e)在所述NMOS有源区表面光刻形成NMOS栅极区图形，采用离子束刻蚀工艺形成第一双梯形凹槽，在所述PMOS有源区表面光刻形成PMOS栅极区图形，采用离子束刻蚀工艺形成第二双梯形凹槽；

(f)在所述NMOS有源区和所述PMOS有源区表面生长氧化层以形成NMOS栅介质材料和PMOS栅介质材料；

(g)在所述NMOS有源区表面第一指定位置刻蚀所述NMOS栅介质材料并采用离子注入工艺形成NMOS源漏区，在所述PMOS有源区表面第二指定位置处刻蚀所述PMOS栅介质材料并采用离子注入工艺形成PMOS源漏区；

(h)在所述NMOS有源区表面异于所述NMOS源漏区和所述PMOS有源区表面异于所述PMOS源漏区分别生长栅极材料形成NMOS栅极和PMOS栅极；以及

(i)金属化处理，并光刻漏极引线、源极引线和栅极引线，最终形成应变SiGe沟道的倒梯形栅CMOS集成器件。

此外，本发明另一实施例提出的一种应变SiGe沟道的倒梯形栅CMOS集成器件，由上述实施例的应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法制得。

综上所述，本实施例的制备方法具有如下优点：

1.本发明制备的CMOS器件使用了相同的沟道材料，降低了集成电路的制造成本和工艺难度；

2.梯形栅可以等效为无穷多个小台阶的堆积，根据电流集边效应，台阶处的电流密度会增大，从而降低了沟道处的电流密度，以使CMOS电路获得较高的击穿电压；

3.由于栅极结构不是平面结构，栅电容不再是传统的平板电容，增加了器件的栅控能力，增大CMOS电路在关态时的击穿电压，增加了CMOS电路的可靠性；

4.本发明利用的沟道材料为应变SiGe材料，相对于传统Si材料载流子迁移率提高了数倍，从而提高了CMOS器件的电流驱动与频率特性；

5.由于本发明所提出的工艺方法与现有Si集成电路加工工艺兼容，因此，可以在不用追加任何资金和设备投入的情况下，制备出应变SiGe沟道CMOS器件与集成电路，可实现了国内集成电路加工能力的大幅提升。