[发明专利]带后台校准的12位高速流水线模数转换器

说明书

技术领域

本发明涉及一种模数转换器，具体涉及一种带后台校准的12位高速流水线模数转换器，属于无线通信技术领域。

背景技术

随着无线通信技术的不断革新，无线通信设备对模数转换器(ADC)的性能提出了更为严格的要求。ADC在满足高速高精度的情况下还必须兼具良好的中频采样性能。流水线ADC在速度、精度和功耗方面有着较好的折衷，所以在高速高精度的场合应用广泛。在射频应用中，对于射频采样的ADC，其对采样速率的要求已经达到GHz以上，这对于流水线ADC是很难实现的，因此很多情况下采用了带通采样结构，可以用带通采样定理来恢复输入信号，即要求ADC具有良好的中频(IF)采样性能。

已经有研究表明，采用无前端采样保持(S/H)电路，每级2到3位有效位数的流水线级，是功耗最低的流水线结构。然而无前端采样保持电路(SHA-less)的流水线ADC有一个固有的缺陷，就是MDAC的采样电路和Sub—ADC的采样电路之间的采样时刻偏差。这是由于在SHA-less结构的流水线中，MDAC和子ADC的采样网络需要同时采样动态的输入信号，因为时钟产生电路导致的误差，以及两个RC采样网络的不匹配，两者的采样结果会出现一定的偏差，这个偏差可以等效为比较器的失调电压，但这是一个动态的失调，它正比于时钟偏差量和输入信号的频率。在高频应用时，这个误差将会变得很大，当总的误差电压超过冗余校正算法的可矫正电压范围的时候，就会导致误码。

为了解决这一问题，我们需要在电路设计和版图实现中对时钟延时、开关尺寸和时钟路径等进行仔细的设计和匹配，并尽可能的使时钟的边沿陡峭。但要实现这些精确匹配是非常困难的，而且实际中考虑到PVTL(工艺，电源电压，温度，负载)的变化，ADC仍然只能在一定的条件下达到预先设计的结果，这就大大限制了设计的应用。

发明内容

为解决现有技术的不足，本发明的目的在于提供一种带后台校准的12位高速流水线模数转换器，该种流水线模数转换器不仅具有较低的功耗，而且可以在更小的工艺尺寸下实现高速应用。

为了实现上述目标，本发明采用如下的技术方案：

一种带后台校准的12位高速流水线模数转换器，采用无前端采样保持电路结构，整个流水线共五级，其中,第一流水线级3.5位、第二流水线级到第四流水线级2.5位、第五流水线级为3位flash ADC，其特征在于，

在前述流水线中，第一流水线级采用带溢出位的3.5位MDAC结构，前述MDAC结构由子ADC和MDAC电路组成，其中，子ADC由比较器阵列组成，MDAC电路由采样保持电路、加法器、子DAC、余差放大器共同构成，MDAC电路和子ADC分别对动态的输入信号Vin进行采样，前述MDAC结构中还集成有采样时刻偏差校准模块，前述采样时刻偏差校准模块用于实现对MDAC和子ADC两个采样网络采样时刻偏差的校正；

前述第一流水线级输出5位二进制码，最高位为溢出判断位，同时采用摆幅缩减技术，输出摆幅减小一半；

前述模数转换器还包括：

参考电压产生电路：给每一流水线级提供稳定的参考电压；

时钟产生电路：给每一流水线级提供精确的时钟；

冗余校正电路：对输出编码错位相加。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述采样时刻偏差校准模块包含三个电路单元：溢出检测单元、数字控制单元、可变延时单元，

前述溢出检测单元检测第一流水线级的输出结果，将比较结果输入数字控制单元，数字控制单元产生8位二进制码，产生的8位二进制码作为可变延时单元的输入用来调节子ADC的采样信号延时，通过多次迭代，使得子ADC的采样时刻和MDAC采样时刻对齐。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述溢出检测单元由两个低失调比较器组成，参考电压分别为VH＝+0.4VFS和VL＝-0.4VFS，其中VFS是流水线转换器的满摆幅电压。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述数字控制单元的输入为两个低失调比较器的比较结果，输出为8位二进制码B₇B₆B₅B₄B₃B₂B₁B₀，前述二进制码用来控制调节可变延时单元。