[发明专利]一种高速突发解调同步系统有效
申请号: | 201510543977.2 | 申请日: | 2015-08-28 |
公开(公告)号: | CN105245303B | 公开(公告)日: | 2017-08-29 |
发明(设计)人: | 杨德伟;程田丰;王华;管凝;何东轩 | 申请(专利权)人: | 北京理工大学 |
主分类号: | H04J3/06 | 分类号: | H04J3/06;H04L7/00 |
代理公司: | 北京理工大学专利中心11120 | 代理人: | 高燕燕,仇蕾安 |
地址: | 100081 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 高速 突发 解调 同步 系统 | ||
技术领域
本发明涉及突发通信领域。
背景技术
突发通信中广泛采用TDMA方式,接收端需要接收以空隙相隔的时隙信号,通常每个时隙仅使用较短的导频段,这对载波同步带来了考验,因为基于导频辅助的算法需要较长的导频段才能准确地估计参数,因此很多系统通过相位前馈的估计算法(例如V&V算法)来继续修正载波误差,而本系统使用反馈环路对残余频偏和相位误差进行修正,比相位前馈跟踪算法更加准确,并且设计简单节省资源。
在卫星通信和某些环境下的陆地通信中,信号可能发生急剧的功率变化,因此要想捕获到每个时隙,往往需要自适应门限方法来抵消信号功率变化产生的影响。
由于移动导致接收信号产生的多普勒频移,或者由于接收机与发射机的晶振偏差都会导致信号存在载波频偏的影响,因此在较大频偏下,时隙的捕获不能使用相干检测的方法,需要借助于非相干的检测方法,而差分检测几乎是非相干检测方法中性能最优的。
发明内容
有鉴于此,本发明提供了一种高速突发解调同步系统,可以在较大频偏,低信噪比和信号功率急剧变化下有非常高的检测概率。
为了达到上述目的,本发明的技术方案为:该系统包括顺次连接的差分检测模块、数字自动增益控制AGC模块、符号同步模块、粗频率同步模块、粗相位恢复模块以及锁相环模块,其中:
差分检测模块的输入为具有N倍于符号速率的固定采样率的数字基带信号,通过差分检测的峰值找到数字基带信号的导频序列第一个符号中最接近最佳采样点的点;数字AGC模块通过计算时隙前若干个符号的平均功率,来确定补偿系数对数字基带信号进行幅度补偿;符号同步模块通过基于多符号累积的绝对值非线性前馈估计方法和卡尔曼滤波方法估计幅度补偿后的数字基带信号的符号定时误差,并采用线性插值来获得导频序列中每个符号的最佳采样点;粗频偏同步模块通过导频序列的最佳采样点采取数据辅助方法来估计频偏并进行频偏恢复;粗相位恢复模块,对频偏恢复后的导频序列最佳采样点采用数据辅助方法来估计相偏并进行相偏恢复;锁相环模块针对相偏恢复后的导频序列通过二阶锁相环来快速跟踪残余小频偏和小相偏,实现精载波同步。
进一步地,具有n倍于符号速率的固定采样率的数字基带信号,其中N=4。
进一步地,差分检测模块包括差分检测器、相关单元和比较单元,差分检测器用于对于输入的具有N倍于符号速率的固定采样率的数字基带信号进行差分检测,获得差分信号;相关单元用于将差分信号与预存的差分信息进行相关,获取多个相关值,并将多个相关值进行取模值平方后累加,获得总相关值输入至比较单元;比较单元用于对差分信号取模值平方后累加,累加结果再乘以一个与信噪比相关的系数k,作为自适应门限值,在比较单元中比较总相关值与自适应门限值的大小,其中自适应门限值随着数字基带信号的输入不断更新。
在多个相关值中,若第n个相关值超过自适应门限,则以第n个相关值作为当前值。
若第n+1个相关值超过当前值,则以第n+1个相关值作为当前值,并继续检测第n+2个相关值,直到相关值小于或者等于当前值,则当前值即为峰值;峰值对应的差分信息即为输入信号导频序列最接近最佳采样点的点之间的差分信息,利用这个差分信息获得第一个符号中最接近最佳采样点。
进一步地,AGC模块包括功率检测单元和功率补偿单元,功率检测单元对采样点计算功率并累加求和,功率补偿单元对于和值与判决值进行对比确定补偿系数并进行补偿。
进一步地,粗频偏同步模块采用基于数据辅助的L&R频偏估计算法。
有益效果:
(1)自适应差分检测可以在较大频偏,低信噪比和信号功率急剧变化下有非常高的检测概率。
(2)数字AGC模块能够使不同时隙信号的幅度趋近一致,方便后续载波同步模块采取良好的位宽策略来降低处理复杂度和资源消耗。
(3)在较短导频情况下,锁相环在粗载波估计方法辅助下对剩余的频偏和相偏进行补偿,可以在较低的资源消耗代价下实现快速和精准的载波同步。
附图说明
图1为本发明的高速突发解调同步系统的结构框图;
图2为本发明的差分检测模块的原理框图;
图3为本发明的AGC模块的原理框图;
图4为本发明的符号同步模块延时τ估计的原理框图;
图5为本发明的符号同步模块线性插值器的原理框图;
图6为本发明的粗频率同步模块频率估计原理框图;
图7为本发明的粗相位同步模块相位估计原理框图;
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