[发明专利]一种具有复制单元字线电压抬升技术的SRAM时序控制电路

说明书

技术领域

本发明涉及集成电路(IC)设计技术领域，尤其涉及一种具有复制单元字线电压抬升技术的SRAM时序控制电路。

背景技术

现代社会，由于移动通信技术、3D技术、GPS导航技术，高速无线网络技术的迅速发展推动集成电路设计追求更快的速度，更高的稳定性以及更低的功耗。SRAM(静态随机存取存储器)因其高速、低功耗、高鲁棒性的特性占据片上存储器的主要面积，因此SRAM的性能严重影响SoC芯片的功能。

现阶段，主要通过降低SRAM工作电压来减低功耗，因为对于SRAM来说，功耗与电源低压的的平方成线性关系。但是随着电源电压的降低，工艺偏差对电路的稳定性影响越来越大，这将导致芯片性能下降，甚至良率降低。同时，工艺的进步也使晶体管阈值电压偏差增大，因此，在低电压下提高SRAM时序控制电路的抗工艺偏差能力变得尤为重要。

为了获得最优的时序控制，一种时序复制位线技术在1998年提出，该技术比反相器链延时技术具有更优的抗工艺偏差能力，能更精准的跟踪位线放电，但是随着工艺技术的进步，这种传统的复制位线技术随着电源电压的降低已无法更好的改善工艺偏差。

Y.Niki等人在2011年提出了一种数字复制位线延时技术，该技术通过增加复制单元，再结合延时倍乘电路使得在低电压下的时序偏差得到了很大的改善，但是倍乘电路会带来面积大幅增加以及延时量化误差。Y.Li等人在2014年提出了双复制位线技术，该技术对6管单元进行改进，并充分利用了位线资源，在不增加面积的情况下使得电路抗工艺偏差能力提高，但是由于位线电容变大，使位线预充电时间增加，导致芯片工作速度降低。

鉴于此，有必要对现有技术进行改进，以提高时序控制电路抗工艺偏差能力。

发明内容

本发明的目的是提供一种具有复制单元字线电压抬升技术的SRAM时序控制电路，该电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的面积，且不影响芯片运行速度。

本发明的目的是通过以下技术方案实现的：

一种具有复制单元字线电压抬升技术SRAM时序控制电路，包括：时序复制电路模块与复制单元字线电压抬升模块；其中：

所述时序复制电路模块并联在复制单元字线与复制位线之间；

所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复制单元字线的电压越大，时序复制电路模块中复制单元电流及其偏差越大，从而使得时序控制电路延迟偏差越小。

进一步的，所述时序复制电路模块包含n个串联连接的复制单元及若干个串联连接的冗余单元；

其中，所有复制单元两端均分别与复制位线Replica BL及Replica BLB相连，所有复制单元的控制端均与所述复制单元字线相连；

所述冗余单元两端均分别与复制位线Replica BL及Replica BLB相连，所有冗余单元的控制端接地。

进一步的，所述复制单元与冗余单元的内部结构相同，均包括：P1～P2两个PMOS管以及N1～N4四个NMOS管；

其中：P1管和N1管组成反相器1，P2管和N2管组成反相器2；

反相器1中，P1管端口8与N1管端口14接在一起连到VDD，P1管端口9与N1管端口13连在一起接到N3管端口3，P1管端口7也接到VDD，N1管端口15接地；

反相器2中，P2管端口11和N2管端口17接在一起连到N3管端口3，同时P2管端口12与N2管端口16接在一起连到N4管端口5，P2管端口11接到VDD，N2管端口18接地；

N3管端口1接到复制单元字线，端口2连接到复制位线Replica BL；N4管端口4接到复制单元字线，端口6连接到复制位线Replica BLB。

进一步的，所有复制单元和冗余单元均连入复制位线后产生时序控制信号SAE。

进一步的，所述复制单元字线电压抬升模块包括：P1～P3三个MOS管、N1～N2两个MOS管、反相器INV与MOS电容；其中：

P1管和N1管组成反相器1，其中，P1管端口1接VDD，端口2与N1管端口5接在一起连到时钟信号端，P1管端口3与N1管端口4接在一起连接到N2管端口11，N1管端口6接地；