[发明专利]一种新型逻辑电路

说明书

技术领域

本发明涉及VLSI领域,具体涉及一种低功耗、低噪声的新型逻辑电路。

背景技术

在电路设计过程中，噪声作为电路设计中不可避免的影响因素，对电路的计算准确性有着非常重要的影响，电路很容易因为噪声而产生运算错误。因此，以往的很多设计者在抗噪声领域作出了深入的研究，不遗余力的减弱噪声对电路的影响。通常设计中考虑的仅仅是输入信号噪声，但是电源跟地上面的噪声也同样不可忽视，尤其在数字电路中，电路传递的信号均来自于电源或者地。当把输入信号的噪声跟电源地噪声同时进行考量时，设计就变得更加复杂，不仅仅是输入信号噪声或者电源地噪声对电路的影响，还有有输入信号噪声跟电源地信号噪声的串扰等问题。

发明内容

为解决上述技术问题，本发明提供了一种新型逻辑电路，其包括逻辑门电路、电源隔离电路、地隔离电路、输入缓冲电路、施密特触发器；

所述电源隔离电路设于所述逻辑门电路与电源之间，用于将电源的噪声与所述逻辑门电路隔离；所述地隔离电路设于所述逻辑门电路与地之间，用于将地的噪声与所述逻辑门电路隔离；

所述输入缓冲电路与所述逻辑门电路输入端连接，所述施密特触发器的输入端连接所述逻辑门电路的输出端；输入信号通过所述输入缓冲电路的信号输入端输入，经所述输入缓冲电路过滤成噪声较小的信号并输出至所述逻辑门电路，所述逻辑门电路输出一个非全摆幅的逻辑信号至所述施密特触发器，最后经过所述施密特触发器被重新推成全摆幅的逻辑信号并输出。

较佳地，所述输入缓冲电路数量至少为1个。

较佳地，所述电源隔离电路包括一第一PMOS管，其源极连接电源，其漏极、栅极同时连接所述逻辑门电路的上拉电路。

较佳地，所述地隔离电路包括一第一NMOS管，其漏极、栅极同时连接所述逻辑门电路的下拉电路，其源极接地。

较佳地，所述输入缓冲电路包括一第二PMOS管与第二NMOS管，所述第二PMOS管源极、第二PMOS管栅极、第二NMOS管漏极、第二NMOS管栅极相连并作为所述输入缓冲电路的输入端，所述第二PMOS管漏极与第二NMOS管源极连接作为所述输入缓冲电路的输出端。

较佳地，所述逻辑门电路包括缓冲器、与门、或门中的一个

本发明具有以下有益效果：

本发明提供的电源隔离电路、地隔离电路隔离了普通逻辑门电路在运算过程中电源信号、地信号上面的噪声跟输入噪声的直接耦合，并且信号经过施密特触发器的再次处理，噪声被进一步过滤，输出也被拉回了电源地之间实现了全摆幅，最终的输出信号信噪比相比普通逻辑门电路有显著提升。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的新型逻辑电路结构示意图；

图2为本发明实施例提供的逻辑门电路为缓冲器时逻辑电路结构示意图；

图3为本发明实施例提供的逻辑门电路为与门时逻辑电路结构示意图；

图4为本发明实施例提供的逻辑门电路为或门时逻辑电路结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明实施例提供了一种新型逻辑电路，如图1所述，其包括逻辑门电路、电源隔离电路、地隔离电路、输入缓冲电路、施密特触发器；

所述电源隔离电路设于所述逻辑门电路与电源之间，用于将电源的噪声与所述逻辑门电路隔离；所述地隔离电路设于所述逻辑门电路与地之间，用于将地的噪声与所述逻辑门电路隔离；